An example device includes a peripheral out, controller in (POCI) pin. The device includes a buffer coupled to the POCI pin, wherein the device is configured to: detect a write transaction for a header that is addressed to a register, and cause the header to be written to the buffer in response to detecting the write transaction addressed to the register. Other examples are described.
A system and method for reducing pipeline latency. In one embodiment, a processing system includes a processing pipeline. The processing pipeline includes a plurality of processing stages. Each stage is configured to further processing provided by a previous stage. A first of the stages is configured to perform a first function in a pipeline cycle. A second of the stages is disposed downstream of the first of the stages, and is configured to perform, in a pipeline cycle, a second function that is different from the first function. The first of the stages is further configured to selectably perform the first function and the second function in a pipeline cycle, and bypass the second of the stages.
A described example includes: a heat slug coupled to a package substrate, the heat slug configured to conduct a current between terminals of the package substrate; a first magnetic shield mounted to a top surface of the package substrate, the first magnetic shield including a die mount area; a semiconductor die flip chip mounted to the die mount area; a second magnetic shield mounted to the package substrate, the second magnetic shield having a cantilever portion extending over a portion of the semiconductor die including a Hall element; electrical connections of wire bonds or ribbon bonds between bond pads of the semiconductor die and leads on the package substrate; and mold compound covering the electrical connections, the semiconductor die, the first magnetic shield, and the second magnetic shield, while a portion of the heat slug is exposed forming a thermal pad for a semiconductor device package.
G01R 15/20 - Adaptations fournissant une isolation en tension ou en courant, p. ex. adaptations pour les réseaux à haute tension ou à courant fort utilisant des dispositifs galvano-magnétiques, p. ex. des dispositifs à effet Hall
G01R 19/00 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe
An example detector cell includes a first current source circuit having a terminal. The detector cell includes a first transistor having a control terminal, a first terminal, and a second terminal coupled to the terminal of the first current source circuit. The detector cell includes a second current source circuit having a terminal coupled to the first terminal of the first transistor. The detector cell includes a first current mirror having a first terminal and a second terminal, the first terminal coupled to the terminal of the second current source circuit and the first terminal of the first transistor. The detector cell includes a second transistor having a control terminal, a first terminal, and a second terminal coupled to the terminal of the first current source circuit. The detector cell includes a third current source circuit having a terminal coupled to the first terminal of the second transistor. The detector cell includes a second current mirror having a first terminal coupled to the terminal of the third current source circuit and the first terminal of the second transistor and a second terminal coupled to the second terminal of the first current mirror.
An example device includes a first primary coil, a second primary coil, a combined power output, a first directional coupler output, a second directional coupler output. The example device also includes a secondary coil coupled to the combined power output, configured to magnetically couple to the first primary coil, and configured to magnetically couple to the second primary coil. The example device further includes a tertiary coil configured to magnetically couple to the secondary coil and including a first end coupled to the first directional coupler output, and a second end coupled to the second directional coupler output.
H01P 5/18 - Dispositifs à accès conjugués, c.-à-d. dispositifs présentant au moins un accès découplé d'un autre accès consistant en deux guides couplés, p. ex. coupleurs directionnels
H03H 7/00 - Réseaux à plusieurs accès comportant comme composants uniquement des éléments électriques passifs
6.
METHOD OF FABRICATING A FLIP-CHIP ENHANCED QUAD FLAT NO-LEAD ELECTRONIC DEVICE WITH CONDUCTOR BACKED COPLANAR WAVEGUIDE TRANSMISSION LINE FEED IN MULTILEVEL PACKAGE SUBSTRATE
A method of fabricating an electronic device including fabricating a multilevel package substrate with first, second, third, and fourth levels, a semiconductor die mounted to the first level, and fabricating a conductor backed coplanar waveguide transmission line feed with an interconnect and a conductor, the interconnect including coplanar first, second, and third conductive lines extending in the first level along a first direction from respective ends to an antenna, the second and third conductive lines spaced apart from opposite sides of the first conductive line along an orthogonal second direction, and the conductor extending in the third level under the interconnect and under the antenna.
An audio system includes an amplifier, regulating circuitry, and a filter. The regulating circuitry generates an audio voltage threshold signal based on an estimated value of the supply voltage source of the system, the estimated ESR between the system voltage supply and amplifier voltage supply pin, and the measured output resistance of the system. From these measurements/estimates, an anti-clipping voltage limit signal is generated. Power-budget-based and current-budget-based voltage limit signals are also determined based on first and second functions of the estimated value of the voltage source, respectively. The minimum of these three voltage limit signals is selected as the audio voltage threshold signal. The measurements, estimates and calculations are performed on a periodic basis to continually update the audio voltage threshold signal and thus adaptively regulate the audio system. A de-emphasis filter in the audio signal path compensates for capacitive ripple of the voltage at the amplifier's voltage supply pin.
H03F 1/02 - Modifications des amplificateurs pour augmenter leur rendement, p. ex. étages classe A à pente glissante, utilisation d'une oscillation auxiliaire
An integrated circuit includes a first transistor and a second transistor. A first current path terminal of the second transistor is coupled to a reference voltage terminal. A first current path terminal of the first transistor is coupled to a second current path terminal of the second transistors. A second current path terminal of the first transistor is coupled to a first differential output terminal. A control terminal of the second transistor is coupled to a first differential input terminal. The integrated circuit includes a first resistor with a first terminal and a second terminal. The first terminal is coupled to the bulk terminal of the first transistor, and the second terminal is coupled to the reference voltage terminal. The first resistor is disposed in a dielectric layer above the first and second transistors.
An example device (214) includes a peripheral out, controller in (POCI) pin. The device (214) includes a buffer (406) coupled to the POCI pin, wherein the device (214) is configured to: detect a write transaction for a header that is addressed to a register, and cause the header to be written to the buffer (406) in response to detecting the write transaction addressed to the register. Other examples are described.
Various embodiments of the present disclosure relate to video surveillance systems (100), and in particular, to detecting movement within a scene (121). In one example embodiment, a technique for determining if a motion event is a false alarm event is provided. The technique first includes processing a received radar signal (115) to detect a motion event within a scene (121). Next, the technique includes performing a comparison between a location of the motion event and locations of motion events previously detected within the scene (121). If the comparison indicates that the location of the motion event does not match the previously detected locations, then the technique includes confirming that the motion event is an actual motion event. Alternatively, if the comparison indicates that the location of the motion event matches a previously detected location, then the technique includes confirming that the motion event is a false alarm event.
G08B 3/10 - Systèmes de signalisation audibleSystèmes d'appel sonore de personnes utilisant une transmission électriqueSystèmes de signalisation audibleSystèmes d'appel sonore de personnes utilisant une transmission électromagnétique
G01S 13/56 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses pour la détection de présence
G01S 13/88 - Radar ou systèmes analogues, spécialement adaptés pour des applications spécifiques
G08B 13/181 - Déclenchement influencé par la chaleur, la lumière, ou les radiations de longueur d'onde plus courteDéclenchement par introduction de sources de chaleur, de lumière, ou de radiations de longueur d'onde plus courte utilisant des systèmes détecteurs de radiations actifs
G08B 13/196 - Déclenchement influencé par la chaleur, la lumière, ou les radiations de longueur d'onde plus courteDéclenchement par introduction de sources de chaleur, de lumière, ou de radiations de longueur d'onde plus courte utilisant des systèmes détecteurs de radiations passifs utilisant des systèmes de balayage et de comparaison d'image utilisant des caméras de télévision
H04N 7/18 - Systèmes de télévision en circuit fermé [CCTV], c.-à-d. systèmes dans lesquels le signal vidéo n'est pas diffusé
G08B 29/18 - Prévention ou correction d'erreurs de fonctionnement
A method is described herein. The method generally includes receiving stream parameters that defines an array, wherein the stream parameters include a first null element count and a second null element count. The method generally includes forming a stream of vectors for the multidimensional array responsive to the stream parameters. The stream of vectors generally includes a vector of null elements at a beginning of the stream of vectors based on the first null element count. The stream of vectors generally includes a null element at a beginning of each vector of the stream of vectors based on the second null element count. The stream of vectors generally includes a set of data distributed across a subset of the stream of vectors. The method generally includes providing the stream of vectors.
G06F 12/0837 - Protocoles de cohérence de mémoire cache avec commande par logiciel, p. ex. données ne pouvant pas être mises en mémoire cache
G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant la mémorisation cache sélective, p. ex. la purge du cache
In an embodiment, an electronic circuit includes: an amplifier having first and second outputs, first and second inputs, and first and second terminals; a high pass filter coupled between the first and second terminals of the amplifier; and a configurable output network coupled between the first and second outputs of the amplifier.
H03F 1/02 - Modifications des amplificateurs pour augmenter leur rendement, p. ex. étages classe A à pente glissante, utilisation d'une oscillation auxiliaire
H04B 1/00 - Détails des systèmes de transmission, non couverts par l'un des groupes Détails des systèmes de transmission non caractérisés par le milieu utilisé pour la transmission
Dual-connectivity for the User Equipment (UE) in a cellular network is performed by monitoring a plurality of cells. During dual-connectivity, the UE may be simultaneously connected to one serving cell for the Control Plane (C-plane) and to another serving cell, controlled by a different eNodeB, for the User Plane (U-plane). In another embodiment, the dual-connected UE monitors a Physical Downlink Control Channel (PDCCH) from the first eNB and monitors an EPDCCH from the second eNB.
A method of fabricating a semiconductor device includes providing a GaN substrate with an epitaxial layer formed thereover, the epitaxial layer forming a heterojunction with the GaN substrate, the heterojunction supporting a 2-dimensional electron gas (2DEG) channel in the GaN substrate. A composite surface passivation layer is formed over a top surface of the epitaxial layer, wherein the composite surface passivation layer comprises a first passivation layer portion formed proximate to a first region of the GaN device and a second passivation layer portion formed proximate to a second region of the GaN device. The first and second passivation layer portions are disposed laterally adjacent to each other over the epitaxial layer, wherein the first passivation layer portion is formed in a first process and the second passivation layer portion is formed in a second process.
H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs
15.
DIRECT CURRENT (DC) INSULATION MONITORING USING VOLTAGE DECAY PREDICTIONS
A system, computer readable program product, and associated processes include a charging device cable of being coupled to a power supply rail, where the charging device includes a controller cable of: receiving a plurality of voltage measurements of a voltage discharge of a capacitor that is positioned between a power supply rail and ground, determining a predicted settling voltage based on the plurality of voltage measurements, where the predicted settling voltage is a voltage level at which the voltage discharge is predicted to stabilize, and outputting an insulation resistance present between the power supply rail and the ground. The system further includes a load capable of receiving power from the charging device.
G01R 27/02 - Mesure de résistances, de réactances, d'impédances réelles ou complexes, ou autres caractéristiques bipolaires qui en dérivent, p. ex. constante de temps
G01R 27/26 - Mesure de l'inductance ou de la capacitanceMesure du facteur de qualité, p. ex. en utilisant la méthode par résonanceMesure de facteur de pertesMesure des constantes diélectriques
16.
ENHANCED RADAR-BASED MOTION DETECTION USING EVENT LOCATION CONFIRMATION
Various embodiments of the present disclosure relate to video surveillance systems, and in particular, to detecting movement within a scene. In one example embodiment, a technique for determining if a motion event is a false alarm event is provided. The technique first includes processing a received radar signal to detect a motion event within a scene. Next, the technique includes performing a comparison between a location of the motion event and locations of motion events previously detected within the scene. If the comparison indicates that the location of the motion event does not match the previously detected locations, then the technique includes confirming that the motion event is an actual motion event. Alternatively, if the comparison indicates that the location of the motion event matches a previously detected location, then the technique includes confirming that the motion event is a false alarm event.
G08B 29/18 - Prévention ou correction d'erreurs de fonctionnement
G01S 13/88 - Radar ou systèmes analogues, spécialement adaptés pour des applications spécifiques
G08B 13/196 - Déclenchement influencé par la chaleur, la lumière, ou les radiations de longueur d'onde plus courteDéclenchement par introduction de sources de chaleur, de lumière, ou de radiations de longueur d'onde plus courte utilisant des systèmes détecteurs de radiations passifs utilisant des systèmes de balayage et de comparaison d'image utilisant des caméras de télévision
A processor is provided that includes a first multiplication unit in a first data path of the processor, the first multiplication unit configured to perform single issue multiply instructions, and a second multiplication unit in the first data path, the second multiplication unit configured to perform single issue multiply instructions, wherein the first multiplication unit and the second multiplication unit are configured to execute respective single issue multiply instructions in parallel.
G06F 12/1045 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p. ex. un répertoire de pages actives [TLB] associée à une mémoire cache de données
G06F 7/24 - Tri, c.-à-d. extraction de données d'un ou de plusieurs supports, nouveau rangement des données dans un ordre de succession numérique ou autre, et réinscription des données triées sur le support original ou sur un support différent ou sur une série de supports
G06F 7/499 - Maniement de valeur ou d'exception, p. ex. arrondi ou dépassement
G06F 7/53 - Multiplication uniquement en mode parallèle-parallèle, c.-à-d. les deux opérandes étant introduits en parallèle
G06F 7/57 - Unités arithmétiques et logiques [UAL], c.-à-d. dispositions ou dispositifs pour accomplir plusieurs des opérations couvertes par les groupes ou pour accomplir des opérations logiques
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/32 - Formation de l'adresse de l'instruction suivante, p. ex. par incrémentation du compteur ordinal
G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 11/00 - Détection d'erreursCorrection d'erreursContrôle de fonctionnement
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
A power supply system may include multiple DC-to-DC (direct current) voltage regulators coupled in parallel to a load, and control circuitry to control the parallel-operating regulators. The control circuitry may include a first share control circuit, a second share control circuit, and a voltage regulation circuit. The first and second share control circuits may operate together with the voltage regulation circuit to control, respectively, the parallel-operating regulators to regulate a common output voltage. Additionally, first and second share control circuits may operate together with the voltage regulation circuit to control respective share of the load current by the parallel-operating regulators.
G05F 1/575 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final caractérisé par le circuit de rétroaction
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
19.
Systems and Methods to Provide Instructions to Coprocessors
A method may include a processor core fetching a packet of machine code instructions and then determining whether a first machine code instruction of the packet corresponds to a coprocessor operation. In response to determining that the first machine code instruction corresponds to a coprocessor operation, the processor core may treat the other machine code instructions of the packet as no-operations (NOPs) and transmit the machine code instructions of the packet to a coprocessor. The coprocessor may then decode and execute the machine code instructions. The method may further include the processor core keeping responsibility for load and store operations and, in the case of coprocessor operations, using registers of the coprocessor as source and destination for load and store operations.
An example device described herein includes a first pad, a second pad, and a transmission line including a first end configured to couple to monitor circuitry, wherein the transmission line includes a second end. The example device also includes a first switch coupled to the first pad, wherein the first switch is coupled to the transmission line between the first end and the second end. The example device further includes a second switch coupled to the second pad and to the second end of the transmission line, wherein an impedance of the first switch is higher than an impedance of the second switch.
A method (400) may include a processor core fetching (402) a packet of machine code instructions and then determining (404) whether a first machine code instruction of the packet corresponds to a coprocessor operation. In response to determining that the first machine code instruction corresponds to a coprocessor operation, the processor core may treat the other machine code instructions of the packet as no operations (NOOPs) and transmit (406) the machine code instructions of the packet to a coprocessor. The coprocessor may then decode and execute the machine code instructions. The method may further include the processor core keeping responsibility for load and store operations and, in the case of coprocessor operations, using (408, 410) registers of the coprocessor as source and destination for load and store operations.
In one example, a bidirectional switch driver includes a first driver circuit and a second driver circuit having inputs coupled to a control input of the bidirectional switch driver, the first driver circuit has a first driver output and a first reference terminal, and the second driver circuit has a second driver output and a second reference terminal. The first driver circuit is configured to, responsive to the control input, provide a first voltage difference or a second voltage difference between the first driver output and the first reference terminal. The second driver circuit is configured to, responsive to the control input, provide a third voltage difference between the second driver output and the second reference terminal, a magnitude of the third voltage difference being between respective magnitudes of the first and second voltage differences.
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
H01L 27/095 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte à barrière Schottky
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
23.
METHODS AND APPARATUS TO ADJUST LOAD TRANSIENT MARGINS
An example apparatus to adjust load transient margins includes: memory configured to store a value representative of a threshold voltage; programmable circuitry having: a first input terminal coupled to the memory; a second input terminal; and an output terminal; the controller circuitry configured to: receive, at the second input terminal, an indication of an output voltage; adjust, in response to a determination that the output voltage is outside the threshold voltage, an offset value; and provide, at the output terminal, an output signal based on the offset value.
H02M 1/088 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques pour la commande simultanée de dispositifs à semi-conducteurs connectés en série ou en parallèle
H02M 7/217 - Transformation d'une puissance d'entrée en courant alternatif en une puissance de sortie en courant continu sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
In an example embodiment, a method is provided for enhancing secure boot processes. The method includes receiving a first application code segment of a set of application code segments of a combined application image, and queuing a message in a queue representative of a request for a security operation on the first application code segment. The method also includes receiving an indication representative of an acknowledgement of completion of the security operation by a hardware security module on a second application code segment of the set of application code segments that was received prior to the first application code segment. Based on receiving the indication, the method includes pausing receiving a third application code segment of the set of application code segments that is next to the first application code segment of the combined application image and providing the message from the queue to the hardware security module.
G06F 21/57 - Certification ou préservation de plates-formes informatiques fiables, p. ex. démarrages ou arrêts sécurisés, suivis de version, contrôles de logiciel système, mises à jour sécurisées ou évaluation de vulnérabilité
G06F 21/54 - Contrôle des utilisateurs, des programmes ou des dispositifs de préservation de l’intégrité des plates-formes, p. ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p. ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par ajout de routines ou d’objets de sécurité aux programmes
Described examples include a material movement track having a base having a top surface, a first rail connected to the base and having a first major surface extending over the top surface, and a second rail connected to the base and having a second major surface extending over the top surface. The material movement track also has a first cover member extending from a first side of the base over the first rail and a second cover member extending from a second side of the base over the second rail and forming a gap between the first and second cover members.
B23Q 1/25 - Supports mobiles ou réglables d'outils ou de pièces
H01L 21/677 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le transport, p. ex. entre différents postes de travail
26.
LOW-POWER SCAN-BASED TESTING FOR INTEGRATED CIRCUIT DEVICES
In an example, a flip-flop (FF) circuit includes a data output terminal and data selection logic that can be configured to output one of a scan data input signal or a functional data input signal as a selected data signal based on a scan enable signal. The FF circuit further includes a data storage circuit that can be configured to capture and store a logic value represented by the selected data signal as a stored logical value. The FF circuit further includes output gating logic that can be coupled to the data output terminal and is configured to generate a data output signal at the data output terminal based on the stored logical value during a capture phase of a scan mode of operation. During a scan shift phase of the scan mode of operation, the output gating logic suppresses the data output signal at the data output terminal.
In an example, a method includes storing a plurality of access control rules in different rows of a static random-access memory (SRAM); storing a plurality of context entries in different rows of the SRAM; receiving a request for an access control rule, of the plurality of access control rules, for a memory location from a first context; searching one or more access control rules, of the plurality of access control rules, for the first context; responsive to finding the access control rule for the memory location, returning the access control rule to the first context; and responsive to not finding the access control rule for the memory location, returning a null notification to the first context.
G11C 11/413 - Circuits auxiliaires, p. ex. pour l'adressage, le décodage, la commande, l'écriture, la lecture, la synchronisation ou la réduction de la consommation
A method for encoding a video sequence is provided that includes entropy encoding syntax elements representative of transform coefficients generated as the video sequence is processed, wherein entropy encoding syntax elements representative of a transform coefficient includes binarizing the syntax elements representative of the transform coefficient to generate a plurality of binary symbols (bins), coding a portion of the plurality of bins in context coding mode, and coding a remaining portion of the plurality of bins in bypass coding mode. The method further includes reducing the number of bins that are coded in context coding mode for each transform coefficient in a plurality of subsequent transform coefficients that are entropy encoded after a specified number of transform coefficients have been entropy encoded.
H04N 19/13 - Codage entropique adaptatif, p. ex. codage adaptatif à longueur variable [CALV] ou codage arithmétique binaire adaptatif en fonction du contexte [CABAC]
H04N 19/174 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant une tranche, p. ex. une ligne de blocs ou un groupe de blocs
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant un bloc, p. ex. un macrobloc
H04N 19/184 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant des bits, p. ex. de flux vidéo compressé
H04N 19/60 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée
H04N 19/70 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques caractérisés par des aspects de syntaxe liés au codage vidéo, p. ex. liés aux standards de compression
H04N 19/91 - Codage entropique, p. ex. codage à longueur variable ou codage arithmétique
29.
Dynamic Clamping for Power-Stage Ground-Bounce Protection in 1L Modulation
In one example, an apparatus comprises a transistor, a switch, and a control circuit. The transistor has a first current terminal, a second current terminal, and a transistor control terminal. The switch is coupled between the transistor control terminal and a reference terminal, the switch having a switch control input. The control circuit has a control input and a control output, the control output coupled to the switch control input, and the control input coupled to at least one of the transistor control terminal, the first current terminal, or the second current terminal.
In one example, a circuit includes a first transistor having a first terminal coupled to a first supply voltage source, a second transistor coupled between a second terminal of the first transistor and a ground terminal, and a voltage clamp circuit coupled between the first supply voltage source and the ground terminal. The circuit may further include a first switch coupled between a control terminal of the first transistor and a second supply voltage source, the first switch having a control terminal coupled to the second terminal of the first transistor, a second switch coupled between a control terminal of the second transistor and the second supply voltage source, the second switch having a control terminal coupled to the ground terminal, and a filter coupled between the control terminal of the second transistor and the ground terminal.
H02H 9/04 - Circuits de protection de sécurité pour limiter l'excès de courant ou de tension sans déconnexion sensibles à un excès de tension
H01L 23/60 - Protection contre les charges ou les décharges électrostatiques, p. ex. écrans Faraday
H02M 1/32 - Moyens pour protéger les convertisseurs autrement que par mise hors circuit automatique
H10D 89/60 - Dispositifs intégrés comprenant des dispositions pour la protection électrique ou thermique, p. ex. circuits de protection contre les décharges électrostatiques [ESD].
31.
ENHANCED BOOT SEQUENCE USING MULTI-CORE APPLICATION IMAGES
In an example embodiment, a method is provided for combining multiple application images into a combined application image for improved boot processes. The method includes identifying multiple application images corresponding to multiple processing cores of a computer system, each including a set of application code segments corresponding to a respective processing core of the multiple processing cores, generating a combined application image based on the multiple application images, the combined application image including a set of application code segments corresponding to the set of application code segments of each application image of the multiple application images, and a mapping segment indicative of correlations between the set of application code segments of the combined application image and the set of application code segments of each application image, and storing the combined application image on an external memory external relative to the computer system.
Channel state information (CSI) feedback in a wireless communication system is disclosed. User equipment transmits a CSI feedback signal via a Physical Uplink Control CHannel (PUCCH). If the UE is configured in a first feedback mode, the CSI comprises a first report jointly coding a Rank Indicator (RI) and a first precoding matrix indicator (PMI1), and a second report coding Channel Quality Indicator (CQI) and a second precoding matrix indicator (PMI2). If the UE is configured in a second feedback mode, the CSI comprises a first report coding RI, and a second report coding CQI, PMI1 and PMI2. The jointly coded RI and PMI1 employs codebook sub-sampling, and the jointly coding PMI1, PMI2 and CQI employs codebook sub-sampling.
H04B 7/06 - Systèmes de diversitéSystèmes à plusieurs antennes, c.-à-d. émission ou réception utilisant plusieurs antennes utilisant plusieurs antennes indépendantes espacées à la station d'émission
H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
H04W 72/21 - Canaux de commande ou signalisation pour la gestion des ressources dans le sens ascendant de la liaison sans fil, c.-à-d. en direction du réseau
A technique for rendering an under-vehicle view including obtaining a first location of a vehicle, the vehicle having a set of cameras disposed about the vehicle, capturing a set of images; storing images of the set of images in a memory, wherein the images are associated with a time the images were captured, moving the vehicle to a second location, obtaining the second location of the vehicle, determining an amount of time for moving the vehicle from the first location to the second location, generating a set of motion data, the motion data indicating a relationship between the second location of the vehicle and the first location of the vehicle, obtaining one or more stored images from the memory based on the determined amount of time, rendering a view under the vehicle based on the one or more stored images and set of motion data, and outputting the rendered view.
B60R 1/00 - Dispositions pour la visibilité optiqueDispositions de visualisation en temps réel pour les conducteurs ou les passagers utilisant des systèmes de capture d’images optiques, p. ex. des caméras ou des systèmes vidéo spécialement adaptés pour être utilisés dans ou sur des véhicules
G06T 3/047 - Transformations fisheye ou grand-angle
G06T 3/4038 - Création de mosaïques d’images, p. ex. composition d’images planes à partir de sous-images planes
G06T 7/70 - Détermination de la position ou de l'orientation des objets ou des caméras
G06T 7/80 - Analyse des images capturées pour déterminer les paramètres de caméra intrinsèques ou extrinsèques, c.-à-d. étalonnage de caméra
G06T 17/20 - Description filaire, p. ex. polygonalisation ou tessellation
G06V 10/80 - Fusion, c.-à-d. combinaison des données de diverses sources au niveau du capteur, du prétraitement, de l’extraction des caractéristiques ou de la classification
G06V 20/56 - Contexte ou environnement de l’image à l’extérieur d’un véhicule à partir de capteurs embarqués
34.
Technique for GaN Epitaxy on Insulating Substrates
A semiconductor device includes a substrate, a dielectric layer on the substrate, a first epitaxial layer on the dielectric layer, and a second epitaxial layer on the first epitaxial layer.
A microelectronic device comprises: a die; a first metal column over a first bond pad of the die; a first metal strip over the die; a second metal column over the first metal strip; and a second metal strip over the first and second metal columns and over the die, in which the second metal strip has a pair of bent segments and a first segment coupled between the pair of bent segments.
A device includes first and second circuitry coupled to the first circuitry, and a permute network coupled to the second circuitry. The first circuitry is operable to receive a set of elements, and compare a first element of the set of elements to a remainder of the set of elements. The second circuitry is operable to provide a control signal that specifies a respective sorted position for each element of the set of elements. The permute network is operable to reorder the set of elements based on the control signal.
G06F 12/1045 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p. ex. un répertoire de pages actives [TLB] associée à une mémoire cache de données
G06F 7/24 - Tri, c.-à-d. extraction de données d'un ou de plusieurs supports, nouveau rangement des données dans un ordre de succession numérique ou autre, et réinscription des données triées sur le support original ou sur un support différent ou sur une série de supports
G06F 7/499 - Maniement de valeur ou d'exception, p. ex. arrondi ou dépassement
G06F 7/53 - Multiplication uniquement en mode parallèle-parallèle, c.-à-d. les deux opérandes étant introduits en parallèle
G06F 7/57 - Unités arithmétiques et logiques [UAL], c.-à-d. dispositions ou dispositifs pour accomplir plusieurs des opérations couvertes par les groupes ou pour accomplir des opérations logiques
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/32 - Formation de l'adresse de l'instruction suivante, p. ex. par incrémentation du compteur ordinal
G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 11/00 - Détection d'erreursCorrection d'erreursContrôle de fonctionnement
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
G06F 15/78 - Architectures de calculateurs universels à programmes enregistrés comprenant une seule unité centrale
An integrated circuit including a nanosheet laterally-diffused metal oxide semiconductor (LDMOS) transistor (400) which includes a source region (432) and a drain region (433) extending into a semiconductor substrate (404). A nanosheet region (416) including semiconducting nanosheet layers (414) extends between the source region (432) and the drain region (433). A first gate dielectric layer (441) on the nanosheet layers (414) in a gate conductor region (468) and a second dielectric layer (476) in a field plate region (461), which is thicker than the first dielectric layer (441) on the nanosheet layers (414). The nanosheet layers (414) alternate with gate conductor layers (442) on the first dielectric layer (441) in the gate conductor region (468) between the source region (432) and a nanosheet dielectric spacer (458). The nanosheet layers (414) alternate with field plate conductor layers (477) on the second dielectric layer (476) in the field plate region (461) between the drain region (433) and the nanosheet dielectric spacer (458).
H10D 30/65 - Transistors FET DMOS latéraux [LDMOS]
H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
H10D 64/00 - Électrodes de dispositifs ayant des barrières de potentiel
H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
B82Y 10/00 - Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p. ex. calcul quantique ou logique à un électron
38.
DEVICE WITH DUAL CORRELATOR FOR SYNCHRONIZING TO OFDM AND SINGLE SUBCARRIER OFDM WAVEFORMS
In an embodiment, a device (252) includes: a first receiver (4702, 4902) configured to: detect a first synchronization sequence (2802, 2502) of a first packet (2500) in a first subcarrier of a plurality of subcarriers, and in response to detecting the first synchronization sequence, receive, using a single subcarrier of the plurality of subcarriers at a time, a rest of the first packet (2504, 2506, 2508) using a first hopping sequence hopping (2804) through subcarriers of the plurality of subcarriers; and a second receiver (4920, 4922) configured to: detect a second synchronization sequence of a second packet in multiple subcarriers of the plurality of subcarriers, and in response to detecting the second synchronization sequence, receive a rest of the second packet using multiple subcarriers at a time.
Described examples include an integrated circuit having a substrate (302). The integrated circuit also has at least one dummy cell (306, 308, 309, 314, and 316) on the substrate, the dummy cell having at least a first component (309) having an edge in a first layer of components on the substrate and at least a second component (314) in a second layer of components, the second layer of components on the first layer of components and the substrate, wherein no part of the second component is proximate to the edge of the first component. The integrated circuit also has an insulating layer (420) on the first layer of components and the second layer of components, the insulating layer having a first surface opposite to a second surface of the insulating layer on the first layer of components and the second layer of components, wherein the first surface is planarized and a patterned conductor layer (422) on the first surface.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 21/3213 - Gravure physique ou chimique des couches, p. ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
40.
METHODS, SYSTEMS, AND APPARATUS TO REDUCE RINGING IN A DIFFERENTIAL OUTPUT OF A TRANSCEIVER
An example transceiver includes a resistor (422) having a first terminal and a second terminal coupled to a communication bus terminal (308). The transceiver includes a first transistor (436) having a control terminal, a first terminal coupled to the first terminal of the resistor (422), and a second terminal coupled to a common mode voltage terminal (322). The transceiver includes a second transistor (440) having a control terminal, a first terminal coupled to the second terminal of the resistor (422) and a second terminal coupled to the common mode voltage terminal (322). The transceiver includes a first driver (332) having a first terminal coupled to a ground terminal (304), a second terminal coupled to the second terminal of the first transistor (436) and the second terminal of the second transistor (440), a third terminal coupled to the control terminal of the first transistor (436) and a fourth terminal coupled to the control terminal of the second transistor (440).
A single-inductor direct current (DC) to DC (DC-DC) converter (130) may be used for both buckboost operation and for buck operation. The DC-DC converter may have a buck-boost phase, using the inductor (114), which includes charging a first capacitor (116) using energy from a battery source (102). The DC-DC converter may also have a buck phase, using the same inductor, which may transfer current from the first capacitor to a second capacitor (118) at a current level that may be inaccessible from the battery source. The higher current may be used to power operations, such as radiofrequency (RF) operations.
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/36 - Moyens pour mettre en marche ou arrêter les convertisseurs
An electronic device (100) includes a multilevel package substrate (107) having a top level (141) and a bottom level (142), the top level (141) including a conductive U-shaped trace (123), the bottom level (142) including a conductive lead (126) exposed along a side (101) of the electronic device (100), a semiconductor die (110) attached to the top level (141) of the multilevel package substrate (107) and having a Hall sensor (111) positioned above the U-shaped trace (123), and a package structure (108) that encloses a portion of the semiconductor die (110) and a portion of the U-shaped trace (123).
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
43.
MINORITY CARRIER COLLECTOR FOR DIODE AND TRANSISTOR
A semiconductor device (100) includes a first node (131) having a first conductivity type (P-type) in a semiconductor layer (104), a second node (132) having a first region (156) with a second, opposite, conductivity type (N-type) in the semiconductor layer (104), and a second region (154) adjacent to the first region (156) in the semiconductor layer (104), and a minority carrier collector having the first conductivity type (P-type) in the second region (154) of the second node (132) in the semiconductor layer (104). Another semiconductor device (100) includes an anode (A, 131) in a semiconductor layer (104), a cathode (C, 132) spaced apart from the anode (A, 131) in the semiconductor layer (104), and a minority carrier collector (154) adjacent the cathode (C, 132) in the semiconductor layer (104) and having P-type dopants.
An electronic device (100) includes a first metal structure (120) with a first coil (Cl) extending in a first plane (P1) and a first coil terminal (121), a second metal structure (130) with a second coil (C2) extending in a second plane (P2) and a second coil terminal (131), the second plane approximately parallel to the first plane (P1), a semiconductor die (110) with die terminals (112) and opposite first and second sides, the first side attached to the first metal structure (120) and the die terminals (112) extending outward from the second side to a parallel third plane (P3), and a molded magnetic package structure (108) enclosing portions of the first and second coils (C1, C2) and a portion of the semiconductor die (110), wherein the die terminals (112) and the first and second coil terminals (121, 131) are exposed outside the molded magnetic package structure (108) along the third plane (P3).
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H02M 3/00 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu
H01F 27/32 - Isolation des bobines, des enroulements, ou de leurs éléments
A one-time programmable (OTP) memory may be coupled to an OTP memory controller. The OTP memory controller may be configured to store OTP data in a packet format within the OTP memory. Data within the OTP packets may identify respective indices, where each of those indices may correspond to a configuration register or other volatile memory location. The data may be written to the OTP memory during a manufacturing process. During a boot or a reset, the OTP memory controller, in conjunction with a boot loader, may read out data from the OTP memory and cause that data to be written to locations in volatile memory according to the respective indices. After the data has been written to volatile memory, the data may be used to affect a trim of a component, support memory repair techniques, be used as a security key, etc.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p. ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
A circuit includes an injection locking oscillator circuit and a sense circuit. The injection locking oscillator circuit has an input and an output. The sense circuit includes a sampling circuit and a comparator. The sampling circuit has a first input coupled to the input of the injection locking oscillator circuit, a second input coupled to output of the injection locking oscillator circuit, and an output. The comparator has an input coupled to the output of the sampling circuit, and an output.
H03L 7/14 - Détails de la boucle verrouillée en phase pour assurer une fréquence constante quand la tension d'alimentation ou la tension de correction fait défaut
47.
ELECTRONIC DEVICE AND FLIP-CHIP DIE ASSEMBLY WITH PREFORMED UNDERFILL AND STUD BUMPS
An electronic device includes a flip-chip die assembly having a semiconductor die and a preformed underfill, the semiconductor die having conductive bond pads spaced apart from one another along a side of the semiconductor die and conductive stud bumps having proximal ends on respective ones of the conductive bond pads and distal ends extending outward from the side, and the preformed underfill extending on a portion of the side between the conductive stud bumps and exposing the distal ends of the conductive stud bumps.
A semiconductor device comprises a semiconductor substrate, a first crystalline silicon layer over the semiconductor substrate, an electronic component extending into the first crystalline silicon layer, a second crystalline silicon layer over the electronic component and the first crystalline silicon layer, and a layer of distributed silicon oxide inclusions between the first crystalline silicon layer and the second crystalline silicon layer.
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/225 - Diffusion des impuretés, p. ex. des matériaux de dopage, des matériaux pour électrodes, à l'intérieur ou hors du corps semi-conducteur, ou entre les régions semi-conductricesRedistribution des impuretés, p. ex. sans introduction ou sans élimination de matériau dopant supplémentaire en utilisant la diffusion dans ou hors d'un solide, à partir d'une ou en phase solide, p. ex. une couche d'oxyde dopée
H01L 29/94 - Dispositifs à métal-isolant-semi-conducteur, p.ex. MOS
An electronic device includes a first metal structure with a first coil extending in a first plane and a first coil terminal, a second metal structure with a second coil extending in a second plane and a second coil terminal, the second plane approximately parallel to the first plane, a semiconductor die with die terminals and opposite first and second sides, the first side attached to the first metal structure and the die terminals extending outward from the second side to a parallel third plane, and a molded magnetic package structure enclosing portions of the first and second coils and a portion of the semiconductor die, wherein the die terminals and the first and second coil terminals are exposed outside the molded magnetic package structure along the third plane.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
An apparatus includes a power converter having a first voltage terminal and a second voltage terminal and including a voltage divider coupled between the second voltage terminal and a voltage supply terminal. The voltage divider has an output. A transconductance amplifier has a first input, a second input, and an output. The first input is coupled to the output of the voltage divider. The second input is coupled to a reference voltage circuit. A first capacitor is coupled between the output of the transconductance amplifier and the voltage supply terminal. A buffer has an input coupled to the output of the transconductance amplifier and has an output. A second capacitor is coupled between the output of the buffer and the second voltage terminal.
Described examples include an integrated circuit having a substrate. The integrated circuit also has at least one dummy cell on the substrate, the dummy cell having at least a first component having an edge in a first layer of components on the substrate and at least a second component in a second layer of components, the second layer of components on the first layer of components and the substrate, wherein no part of the second component is proximate to the edge of the first component. The integrated circuit also has an insulating layer on the first layer of components and the second layer of components, the insulating layer having a first surface opposite to a second surface of the insulating layer on the first layer of components and the second layer of components, wherein the first surface is planarized and a patterned conductor layer on the first surface.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
52.
LDMOS NANOSHEET TRANSISTOR INCLUDING A NANOSHEET DRIFT REGION FIELD PLATE
An integrated circuit includes a nanosheet laterally-diffused metal oxide semiconductor (LDMOS) transistor. The transistor includes source and drain regions having a first conductivity type that extend into a semiconductor substrate. A nanosheet region including semiconducting nanosheets extends between the source region and the drain region. A second dielectric layer on the nanosheets in a field plate region is thicker than a first dielectric layer on the nanosheets in a gate conductor region. The nanosheets alternate with gate conductor layers on the first dielectric in the gate conductor region which extends between the source region and a nanosheet dielectric spacer. The nanosheets alternate with field plate conductor layers on the second dielectric in the field plate region which extends between the drain region and the nanosheet dielectric spacer.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
In an embodiment, a method includes: providing a first set of coefficients to a digital pre-distortion (DPD) corrector, the DPD corrector receiving a input signal having a first profile, the first set of coefficients being associated with the first profile; in response to detecting a change in a profile of the input signal from the first profile to a second profile, extracting, in response to an output signal converging to the input signal, a second set of coefficients corresponding to the second profile, the output signal being based on an output of the DPD corrector; and generating a third set of coefficients based on the first and second sets of coefficients, the third set being different from the first and second sets.
An example semiconductor package comprises a multi-layer substrate having a bottom metal layer, a top metal layer, and a first insulation layer between bottom metal layer and the top metal layer. A plurality of first conductive traces are formed in the top metal layer. A second insulation layer is disposed over the exposed portions of the first insulation layer and over segments of the first conductive traces. A plurality of second conductive traces formed on top of the second insulation layer. One or more semiconductor dies are mounted on the one or more second segments of the conductive traces. One or more bond wires couple the semiconductor dies to one or more of the second conductive traces. A mold compound covers at least a portion of the semiconductor dies, the second insulation layer, the first conductive traces, and the second conductive traces.
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
Methods and apparatus for parsing friendly and error resilient merge flag coding in video coding are provided. In some methods, in contrast to merging candidate list size dependent coding of the merge flag in the prior art, a merge flag is always encoded in the encoded bit stream for each inter-predicted prediction unit (PU) that is not encoded using skip mode. In some methods, in contrast to the prior art that allowed the merging candidate list to be empty, one or more zero motion vector merging candidates formatted according to the prediction type of the slice containing a PU are added to the merging candidate list if needed to ensure that the list is not empty and/or to ensure that the list contains a maximum number of merging candidates.
H04N 19/139 - Analyse des vecteurs de mouvement, p. ex. leur amplitude, leur direction, leur variance ou leur précision
G01C 21/34 - Recherche d'itinéraireGuidage en matière d'itinéraire
G05D 1/69 - Commande coordonnée de la position ou du cap de plusieurs véhicules
G06Q 10/02 - Réservations, p. ex. pour billetterie, services ou manifestations
G06Q 50/40 - Procédés d’affaires s’appliquant à l’industrie du transport
G08G 1/127 - Systèmes de commande du trafic pour véhicules routiers indiquant la position de véhicules, p. ex. de véhicules à horaire déterminé à une station centrale
H04N 19/105 - Sélection de l’unité de référence pour la prédiction dans un mode de codage ou de prédiction choisi, p. ex. choix adaptatif de la position et du nombre de pixels utilisés pour la prédiction
H04N 19/13 - Codage entropique adaptatif, p. ex. codage adaptatif à longueur variable [CALV] ou codage arithmétique binaire adaptatif en fonction du contexte [CABAC]
H04N 19/159 - Type de prédiction, p. ex. prédiction intra-trame, inter-trame ou de trame bidirectionnelle
H04N 19/52 - Traitement de vecteurs de mouvement par encodage par encodage prédictif
H04N 19/577 - Compensation de mouvement avec interpolation de trame bidirectionnelle, p. ex. utilisation d’images B
H04N 19/61 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée combiné avec un codage prédictif
H04N 19/70 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques caractérisés par des aspects de syntaxe liés au codage vidéo, p. ex. liés aux standards de compression
A method and apparatus for a low complexity transform unit partitioning structure for High Efficiency Video Coding (HEVC). The method includes determining prediction unit size of a coding unit, and setting the size of transform unit size of Y, U and V according to the prediction unit size of the coding unit.
H04N 19/61 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée combiné avec un codage prédictif
H04N 19/119 - Aspects de subdivision adaptative, p. ex. subdivision d’une image en blocs de codage rectangulaires ou non
H04N 19/157 - Mode de codage attribué, c.-à-d. le mode de codage étant prédéfini ou présélectionné pour être utilisé ultérieurement afin de sélectionner un autre élément ou paramètre
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant un bloc, p. ex. un macrobloc
The present disclosure generally relates to semiconductor processing including facet trapping for an epitaxial growth process. In an example, a semiconductor device includes a first semiconductor material, a dielectric layer, and a second semiconductor material. The first semiconductor material includes a monocrystalline surface. The dielectric layer is over the first semiconductor material. The dielectric layer has an opening to the monocrystalline surface. The opening is defined at least in part by a sidewall of the dielectric layer and a cavity in the dielectric layer. The cavity is at the monocrystalline surface and under the sidewall. The second semiconductor material is over the first semiconductor material and on the monocrystalline surface. The second semiconductor material is at least partially in the opening through the dielectric layer. The cavity in the dielectric layer is configured to trap a facet of the second semiconductor material in the cavity.
An example apparatus includes: a comparator including a first input terminal, a second input terminal, and an output terminal, the first input terminal to be coupled to a source of a comparison of an output terminal of a buck converter and an input terminal of the buck converter, the second input terminal to be coupled to a source of a signal indicative of a threshold; and circuitry including a first input terminal, a second input terminal, and an output terminal, the first input terminal of the circuitry coupled to the output terminal of the comparator, the second input terminal of the circuitry coupled to a signal indicative of whether a first operation mode of the buck converter is requested, the output terminal of the circuitry to indicate the first operation mode of the buck converter or a second operation mode of the buck converter.
H02M 1/08 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON
In one example, an apparatus comprises a bidirectional switch substrate bias circuit. The bidirectional switch substrate bias circuit comprises: a first switch coupled between a substrate bias terminal and a first switch current terminal, the first switch having a first switch control terminal; a second switch coupled between the substrate bias terminal and a second switch current terminal, the second switch having a second switch control terminal; and a control circuit having first and second inputs and first and second outputs, the first and second inputs coupled to the respective first and second switch current terminals, and the first and second outputs coupled to the respective first and second switch control terminals, the control circuit configured to, responsive to respective states of the first and second inputs, enable one of the first or second switches and disable the other one of the first or second switches.
In examples, a microelectromechanical systems (MEMS) device comprises a moveable element configured to contact a portion of a surface, and a film formed of a self-assembled lubricant, the lubricant comprising a compound having (i) an oxoacid moiety and (ii) a hydrophobic moiety with an A value of equal to or greater than about 3 kilocalories/mole on the portion of the surface.
B81B 3/00 - Dispositifs comportant des éléments flexibles ou déformables, p. ex. comportant des membranes ou des lamelles élastiques
B81C 1/00 - Fabrication ou traitement de dispositifs ou de systèmes dans ou sur un substrat
C10M 105/74 - Compositions lubrifiantes caractérisées en ce que le matériau de base est un composé organique non macromoléculaire contenant du phosphore
C10N 50/02 - Forme sous laquelle est appliqué le lubrifiant au matériau à lubrifier en solution ou en suspension dans un liquide porteur qui s'évapore ultérieurement pour laisser un revêtement lubrifiant
G02B 26/08 - Dispositifs ou dispositions optiques pour la commande de la lumière utilisant des éléments optiques mobiles ou déformables pour commander la direction de la lumière
Systems and methods to address and correct individual bits within a data word in memory are disclosed. A data word may correspond to a set of additional bits. Logic in a memory controller may be configured to write a code into the additional bits in the event that a bit within the data word is slow to erase or slow to program. A subsequent read operation may then read the data word as well as the additional bits and correct the particular bit in accordance with the code stored to the additional bits.
A motion sensor is described including a semiconductor substrate including a cavity; a mass portion over a bottom of the cavity; a beam coupled between the mass portion and a side of the cavity; and a pair of sensing elements at a distal end of the beam away from the mass portion and being part of the beam or on two opposing sides of the beam. The motion sensor further includes a processing circuit coupled to the pair of sensing elements and configured to receive first signals from the pair of sensing elements and provide a second signal representing a measurement of a motion of the motion sensor based on the first signals.
G01P 15/135 - Mesure de l'accélérationMesure de la décélérationMesure des chocs, c.-à-d. d'une variation brusque de l'accélération en ayant recours aux forces d'inertie avec conversion en valeurs électriques ou magnétiques en utilisant des contacts qui sont actionnés par une masse mobile
G01P 15/09 - Mesure de l'accélérationMesure de la décélérationMesure des chocs, c.-à-d. d'une variation brusque de l'accélération en ayant recours aux forces d'inertie avec conversion en valeurs électriques ou magnétiques au moyen de capteurs piézo-électriques
G01P 15/12 - Mesure de l'accélérationMesure de la décélérationMesure des chocs, c.-à-d. d'une variation brusque de l'accélération en ayant recours aux forces d'inertie avec conversion en valeurs électriques ou magnétiques par modification d'une résistance électrique
63.
MINORITY CARRIER COLLECTOR FOR DIODE AND TRANSISTOR
A semiconductor device includes a first node having a first conductivity type in a semiconductor layer, a second node having a first region with a second, opposite, conductivity type in the semiconductor layer, and a second region adjacent to the first region in the semiconductor layer, and a minority carrier collector having the first conductivity type in the second region of the second node in the semiconductor layer. Another semiconductor device includes an anode in a semiconductor layer, a cathode spaced apart from the anode in the semiconductor layer, and a minority carrier collector adjacent the cathode in the semiconductor layer and having P-type dopants.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
H01L 21/266 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
H01L 29/66 - Types de dispositifs semi-conducteurs
A circuit includes a preregulator circuit. The preregulator circuit includes first and second transistors, and first and second Zener diodes. The first transistor has a first terminal, a second terminal, and a control terminal. The first Zener diode has a first terminal coupled to the second terminal of the first transistor, and a second terminal coupled to the control terminal of the first transistor. The second transistor has a first terminal coupled to the second terminal of the first transistor, a second terminal, and a control terminal coupled to the first terminal of the first transistor. The second Zener diode has a first terminal coupled to the control terminal of the second transistor, and a second terminal coupled to the second terminal of the first Zener diode.
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
H02H 9/04 - Circuits de protection de sécurité pour limiter l'excès de courant ou de tension sans déconnexion sensibles à un excès de tension
The present disclosure introduces an IC apparatus that includes a transistor and circuitry, as well as method of manufacture of such IC apparatus. The transistor is constructed in layers formed in or over a semiconductor substrate and includes a polysilicon member proximate a feature of the transistor. The circuitry includes two connections to the polysilicon member and is configured to detect a temperature-dependent characteristic of the polysilicon member. The transistor may also or instead include oppositely doped portions of the semiconductor substrate, which form a junction diode. The circuitry may also or instead include connections to the oppositely doped substrate portions and may be configured to detect a temperature-dependent characteristic of the junction diode.
G01K 7/01 - Mesure de la température basée sur l'utilisation d'éléments électriques ou magnétiques directement sensibles à la chaleur utilisant des éléments semi-conducteurs à jonctions PN
H01L 23/34 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
An example apparatus includes: a first resistor having a first terminal coupled to a supply voltage terminal and a second terminal; a transistor having a gate terminal coupled to a first input terminal, a source terminal coupled to a second input terminal, a body terminal coupled to the source terminal, and a drain terminal coupled to the second terminal of the first resistor; a substrate terminal coupled to ground; an isolation terminal that separates the transistor from the substrate terminal; a second resistor having a first terminal coupled to the isolation terminal and a second terminal coupled to the supply voltage terminal; and a third resistor having a first terminal coupled to the source terminal of the transistor and a second terminal coupled to ground.
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
67.
NON-CONTACT MICROELECTROMECHANICAL SYSTEM DEVICE WITH HINGE-LEVEL ACTUATION
A microelectromechanical system device includes: a substrate; a first electrode on the substrate; a second electrode on the substrate, a first gap between the first electrode and the second electrode; a third electrode on the substrate; a fourth electrode on the substrate, a second gap between the third electrode and the fourth electrode; a first electrode pad on the substrate; a second electrode pad on the substrate; and a hinge extending between the first electrode pad and the second electrode pad. The hinge has a first extension and a second extension, the first extension over the first gap and the second extension over the second gap.
G02B 26/08 - Dispositifs ou dispositions optiques pour la commande de la lumière utilisant des éléments optiques mobiles ou déformables pour commander la direction de la lumière
B81B 3/00 - Dispositifs comportant des éléments flexibles ou déformables, p. ex. comportant des membranes ou des lamelles élastiques
68.
Single Subcarrier OFDM Communication with Multiple Synchronization Waveforms and Hopping Sequences
In an embodiment, a device includes: a first receiver configured to: detect a first synchronization sequence of a first packet in a first subcarrier of a plurality of subcarriers, and in response to detecting the first synchronization sequence, receive, using a single subcarrier of the plurality of subcarriers at a time, a rest of the first packet using a first hopping sequence hopping through subcarriers of the plurality of subcarriers; and a second receiver configured to: detect a second synchronization sequence of a second packet in a second subcarrier of the plurality of subcarriers, and in response to detecting the second synchronization sequence, receive, using a single subcarrier at a time, a rest of the second packet using a second hopping sequence hopping through subcarriers of the plurality of subcarriers.
In an embodiment, a device includes: a first receiver configured to: detect a first synchronization sequence of a first packet in a first subcarrier of a plurality of subcarriers, and in response to detecting the first synchronization sequence, receive, using a single subcarrier of the plurality of subcarriers at a time, a rest of the first packet using a first hopping sequence hopping through subcarriers of the plurality of subcarriers; and a second receiver configured to: detect a second synchronization sequence of a second packet in multiple subcarriers of the plurality of subcarriers, and in response to detecting the second synchronization sequence, receive a rest of the second packet using multiple subcarriers at a time.
A device includes: a receiver path; and a demodulator having an input coupled to an output of the receiver path; a first STF synchronization circuit coupled to the output of the receiver path and configure to: detect a first synchronization sequence of a first packet in a first subcarrier, and in response to detecting the first synchronization sequence, cause the demodulator to process a rest of the first packet, where the first packet is received by the receiver path using a single subcarrier at a time; and a second STF synchronization circuit coupled to the output of the receiver path and configure to: detect a second synchronization sequence of a second packet in a second subcarrier, and in response to detecting the second synchronization sequence, cause the demodulator to process a rest of the second packet, where the second packet is received using a single subcarrier at a time.
A method includes modulating, by a phase light modulator (PLM), incident light to produce background image illumination comprising background image light and zero-order light that is directed towards a first lens array; projecting, by the first lens array, the background image light towards a second lens array; projecting, through an optical tunnel extending between the first lens array and the second lens array, the zero-order light towards an embedded lens in the second lens array; projecting, by the second lens array, the background image light towards focusing optics; projecting, by the embedded lens, the zero-order light towards the focusing optics; focusing, by the focusing optics, light comprising the background image light and the zero-order light towards a spatial light modulator (SLM); and modulating, by the SLM, the focused light to project an image.
A method for coding a video sequence is provided that includes encoding a portion of a picture in the video sequence in lossless coding mode, and signaling a lossless coding indicator in a compressed bit stream, wherein the lossless coding indicator corresponds to the portion of a picture and indicates whether or not the portion of the picture is losslessly coded. A method for decoding a compressed video bit stream is provided that includes determining that lossless coding mode is enabled, decoding a lossless coding indicator from the compressed video bit stream, wherein the lossless coding indicator corresponds to a portion of a picture in the compressed video bit stream and indicates whether or not the portion of the picture is losslessly coded, and decoding the portion of the picture in lossless coding mode when the lossless coding indicator indicates the portion of the picture is losslessly coded.
H04N 19/167 - Position dans une image vidéo, p. ex. région d'intérêt [ROI]
H04N 19/103 - Sélection du mode de codage ou du mode de prédiction
H04N 19/117 - Filtres, p. ex. pour le pré-traitement ou le post-traitement
H04N 19/12 - Sélection parmi plusieurs transformées ou standards, p. ex. sélection entre une transformée en cosinus discrète [TCD] et une transformée en sous-bandes ou sélection entre H.263 et H.264
H04N 19/157 - Mode de codage attribué, c.-à-d. le mode de codage étant prédéfini ou présélectionné pour être utilisé ultérieurement afin de sélectionner un autre élément ou paramètre
H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant une image, une trame ou un champ
H04N 19/174 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant une tranche, p. ex. une ligne de blocs ou un groupe de blocs
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant un bloc, p. ex. un macrobloc
H04N 19/436 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p. ex. la mise en œuvre de logiciels spécialisés utilisant des dispositions de calcul parallélisées
H04N 19/61 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée combiné avec un codage prédictif
H04N 19/70 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques caractérisés par des aspects de syntaxe liés au codage vidéo, p. ex. liés aux standards de compression
H04N 19/82 - Détails des opérations de filtrage spécialement adaptées à la compression vidéo, p. ex. pour l'interpolation de pixels mettant en œuvre le filtrage dans une boucle de prédiction
73.
STREAMING ENGINE WITH VARIABLE STREAM TEMPLATE FORMAT
A streaming engine employed in a digital data processor specifies a fixed read only data stream defined by plural nested loops. An address generator produces address of data elements for the nested loops. A steam head register stores data elements next to be supplied to functional units for use as operands. A stream template specifies loop count and loop dimension for each nested loop. A format definition field in the stream template specifies the number of loops and the stream template bits devoted to the loop counts and loop dimensions. This permits the same bits of the stream template to be interpreted differently enabling trade off between the number of loops supported and the size of the loop counts and loop dimensions.
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/32 - Formation de l'adresse de l'instruction suivante, p. ex. par incrémentation du compteur ordinal
G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
74.
Reduced silicon dislocation defects from deep SI trench integration
An integrated circuit includes a bipolar transistor extending into a [100] surface of a semiconductor substrate having a crystalline lattice. A deep trench surrounds the bipolar transistor and has a path having a plurality of sides. At least one side extends in a direction parallel to a <100> axis of the crystalline lattice.
H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
H10D 84/40 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou avec au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET avec des transistors BJT
An apparatus comprising; an amplifier (308) having an amplifier input and an amplifier output; a power stage (PSI) having a power stage input and a power stage output, the power stage input coupled to the amplifier output; and an overcurrent protection circuit (402, 404) coupled to the power stage, the overcurrent protection circuit having an overcurrent threshold control input coupled to the amplifier.
H03F 1/52 - Circuits pour la protection de ces amplificateurs
H03F 1/22 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs par utilisation de couplage dit "cascode", c.-à-d. étage avec cathode ou émetteur à la masse suivi d'un étage avec grille ou base à la masse respectivement
In examples, an electronic device includes a resistor (320) adapted to be coupled to an electronic port pin (304, 306), and the device includes a current source (310) coupled to the resistor and adapted to be coupled to the electronic port pin. The device includes a switch (330) coupled to the resistor and to the current source, the switch adapted to be coupled to the electronic port pin. The device includes control logic (308) coupled to the switch. The control logic is configured to actuate the switch, monitor a rise in a voltage across the resistor with respect to time after the actuation of the switch, and determine whether liquid is present at the electronic port pin based on the monitoring.
G01R 31/69 - Test de connexions amovibles, p. ex. des raccords montés sur une carte de circuit imprimé de raccords à l’extrémité d’un câble ou d’un faisceau de filsTest de connexions amovibles, p. ex. des raccords montés sur une carte de circuit imprimé de bornesTest de connexions amovibles, p. ex. des raccords montés sur une carte de circuit imprimé de fiches de prises de courant, p. ex. de prises murales ou de prises de courant montées sur des appareils
G06F 1/28 - Surveillance, p. ex. détection des pannes d'alimentation par franchissement de seuils
77.
METHODS AND APPARATUS TO DETERMINE POWER STAGE INFORMATION USING TELEMETRY DATA
Methods, apparatus, systems, and articles of manufacture are described to determine power stage information using telemetry data. An example apparatus includes a power stage configured to output a voltage; and a controller configured to: drive the power stage; receive telemetry data related to the power stage; determine information related to the power stage based on the telemetry data; and transmit the determined information via a network communication.
In examples, an electronic device includes a resistor adapted to be coupled to an electronic port pin, and the device includes a current source coupled to the resistor and adapted to be coupled to the electronic port pin. The device includes a switch coupled to the resistor and to the current source, the switch adapted to be coupled to the electronic port pin. The device includes control logic coupled to the switch. The control logic is configured to actuate the switch, monitor a rise in a voltage across the resistor with respect to time after the actuation of the switch, and determine whether liquid is present at the electronic port pin based on the monitoring.
G01V 3/02 - Prospection ou détection électrique ou magnétiqueMesure des caractéristiques du champ magnétique de la terre, p. ex. de la déclinaison ou de la déviation fonctionnant par propagation de courant électrique
Described embodiments include a power path protection circuit having a controller circuit with a gate drive terminal, a converter input terminal, and a converter output terminal. The controller circuit includes a charge pump circuit having a charge pump input and a charge pump output. The charge pump output is coupled to the gate drive terminal. A transistor is coupled between a battery supply terminal and the converter output terminal, and has a control terminal. The control terminal is coupled to the gate drive terminal. A resistor is coupled between the battery supply terminal and the converter input terminal. A voltage clamp circuit is coupled between the converter input terminal and a ground terminal. The charge pump circuit includes first, second and third charge pump stages, all cascaded in series.
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/08 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques
H02M 1/32 - Moyens pour protéger les convertisseurs autrement que par mise hors circuit automatique
A method may include a wireless device including its address in a transmitted packet. The transmitted packet may be of a type that is associated with a connectable event. A scanning device may receive the transmitted packet, decode the transmitted packet, and access the various data in the transmitted packet. The scanning device may access the address of the wireless device and determine whether the address of the wireless device corresponds to an address of a desired device. The scanning device may then either ignore the transmitted packet or move forward with other actions, such as monitoring for an auxiliary packet associated with the transmitted packet or establishing a connection with the wireless device.
A circuit includes a first transistor, a second transistor, and a third transistor. The first transistor has a first terminal, a second terminal, and a control terminal coupled to the first terminal. The second transistor has a first terminal, a second terminal coupled to the first terminal of the first transistor, and a control terminal coupled to the second terminal of the first transistor. The third transistor has a first terminal configured to provide a stress compensation current, a second terminal coupled to the control terminal of the second transistor, and a control terminal coupled to the first terminal of the second transistor.
G05F 3/30 - Régulateurs utilisant la différence entre les tensions base-émetteur de deux transistors bipolaires fonctionnant à des densités de courant différentes
H03K 17/14 - Modifications pour compenser les variations de valeurs physiques, p. ex. de la température
82.
Single Inductor, Multiple Input and Multiple Output DC-DC Converter
A single-inductor direct current (DC) to DC (DC-DC) converter may be used for both buck-boost operation and for buck operation. The DC-DC converter may have a buck-boost phase, using the inductor, and which includes charging a first capacitor using energy from a battery source. The DC-DC converter may also have a buck phase, using the same inductor, and which may transfer current from the first capacitor to a second capacitor at a current level that may be inaccessible from the battery source. The higher current may be used to power operations, such as radiofrequency (RF) operations.
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
A method for derivation of a temporal motion data (TMD) candidate for a prediction unit (PU) in video encoding or video decoding is provided. The derived TMD candidate is for inclusion in an inter-prediction candidate list for the PU. The method includes determining a primary TMD position relative to a co-located PU in a co-located largest coding unit (LCU), wherein the co-located PU is a block in a reference picture having a same size, shape, and coordinates as the PU, and selecting at least some motion data of a secondary TMD position as the TMD candidate when the primary TMD position is in a bottom neighboring LCU or in a bottom right neighboring LCU of the co-located LCU, wherein the secondary TMD position is determined relative to the co-located PU.
H04N 19/105 - Sélection de l’unité de référence pour la prédiction dans un mode de codage ou de prédiction choisi, p. ex. choix adaptatif de la position et du nombre de pixels utilisés pour la prédiction
H04N 19/109 - Sélection du mode de codage ou du mode de prédiction parmi plusieurs modes de codage prédictif temporel
H04N 19/167 - Position dans une image vidéo, p. ex. région d'intérêt [ROI]
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant un bloc, p. ex. un macrobloc
H04N 19/44 - Décodeurs spécialement adaptés à cet effet, p. ex. décodeurs vidéo asymétriques par rapport à l’encodeur
H04N 19/463 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression par compression des paramètres d’encodage avant la transmission
H04N 19/52 - Traitement de vecteurs de mouvement par encodage par encodage prédictif
H04N 19/593 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage prédictif mettant en œuvre des techniques de prédiction spatiale
H04N 19/96 - Codage au moyen d'une arborescence, p. ex. codage au moyen d'une arborescence quadratique
A method for identifying regions of interest (ROIs) includes receiving, by a processor from a video camera, a video image and computing, by the processor, an optical flow image, based on the video image. The method also includes computing, by the processor, a magnitude of optical flow image based on the video image and computing a histogram of optical flow magnitudes (HOFM) image for the video image based on the magnitude of optical flow image. Additionally, the method includes generating, by the processor, a mask indicating ROIs of the video image, based on the HOFM.
G06T 7/269 - Analyse du mouvement utilisant des procédés basé sur le gradient
G06T 3/40 - Changement d'échelle d’images complètes ou de parties d’image, p. ex. agrandissement ou rétrécissement
G06V 10/25 - Détermination d’une région d’intérêt [ROI] ou d’un volume d’intérêt [VOI]
G06V 10/50 - Extraction de caractéristiques d’images ou de vidéos en effectuant des opérations dans des blocs d’imagesExtraction de caractéristiques d’images ou de vidéos en utilisant des histogrammes, p. ex. l’histogramme de gradient orienté [HoG]Extraction de caractéristiques d’images ou de vidéos en utilisant l’addition des valeurs d’intensité d’imageAnalyse de projection
G06V 20/40 - ScènesÉléments spécifiques à la scène dans le contenu vidéo
G06V 20/56 - Contexte ou environnement de l’image à l’extérieur d’un véhicule à partir de capteurs embarqués
A short circuit detection circuit includes a current terminal, a sense resistor, an amplifier, and a resistor-capacitor ladder. The sense resistor is coupled to the current terminal, and is configured to develop a sense voltage proportional to a current through the current terminal. The amplifier is coupled to the sense resistor, and is configured to generate a scaled current proportional to the sense voltage. The resistor-capacitor ladder is coupled to the amplifier, and is configured to generate a measurement voltage that represents a surface temperature rise due to the current through the current terminal.
H03K 17/082 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension par réaction du circuit de sortie vers le circuit de commande
G01K 7/02 - Mesure de la température basée sur l'utilisation d'éléments électriques ou magnétiques directement sensibles à la chaleur utilisant des éléments thermo-électriques, p. ex. des thermocouples
G01R 1/20 - Modifications des éléments électriques fondamentaux en vue de leur utilisation dans des appareils de mesures électriquesCombinaisons structurelles de ces éléments avec ces appareils
G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée
G05F 1/46 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu
H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
86.
METHODS, SYSTEMS, AND APPARATUS TO REDUCE RINGING IN A DIFFERENTIAL OUTPUT OF A TRANSCEIVER
An example transceiver includes a resistor having a first terminal and a second terminal coupled to a communication bus terminal. The transceiver includes a first transistor having a control terminal, a first terminal coupled to the first terminal of the resistor, and a second terminal coupled to a common mode voltage terminal. The transceiver includes a second transistor having a control terminal, a first terminal coupled to the second terminal of the resistor, and a second terminal coupled to the common mode voltage terminal. The transceiver includes a first driver having a first terminal coupled to a ground terminal, a second terminal coupled to the second terminal of the first transistor and the second terminal of the second transistor, a third terminal coupled to the control terminal of the first transistor, and a fourth terminal coupled to the control terminal of the second transistor.
In examples, an oscillator comprises a reference voltage generator circuit configured to increase and decrease a reference voltage responsive to each pulse of a clock signal based on a comparison of the reference voltage to upper and lower boundaries. The oscillator also comprises an oscillation circuit coupled to the reference voltage generator circuit and configured to provide the clock signal, the clock signal having a frequency that varies based on the reference voltage.
G05F 1/56 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final
H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON
In one example, an apparatus comprises an amplifier, a power stage, and an overcurrent protection circuit. The amplifier has an amplifier input and an amplifier output. The power stage has a power stage input and a power stage output, the power stage input coupled to the amplifier output. The overcurrent protection circuit is coupled to the power stage, the overcurrent protection circuit having an overcurrent threshold control input coupled to the amplifier.
H02H 3/08 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion sensibles à une surcharge
H03F 1/02 - Modifications des amplificateurs pour augmenter leur rendement, p. ex. étages classe A à pente glissante, utilisation d'une oscillation auxiliaire
Embodiments disclosed herein relate to digital-to-analog converters (DACs), and more particularly, to architecture thereof for improving bit resolution of the DACs. In an embodiment, a circuit is provided that includes a first DAC sub-circuit, a second DAC sub-circuit, and a control circuit coupled to control the first and second DAC sub-circuits. The first DAC sub-circuit includes a first set of transistors and a first set of switches coupled to the first set of transistors and to output nodes. The second DAC sub-circuit includes a second set of transistors coupled to the first set of transistors and a second set of switches coupled to the second set of transistors and to the output nodes.
An electronic device includes a multilevel package substrate having a top level and a bottom level, the top level including a conductive U-shaped trace, the bottom level including a conductive lead exposed along a side of the electronic device, a semiconductor die attached to the top level of the multilevel package substrate and having a Hall sensor positioned above the U-shaped trace, and a package structure that encloses a portion of the semiconductor die and a portion of the U-shaped trace.
G01R 15/20 - Adaptations fournissant une isolation en tension ou en courant, p. ex. adaptations pour les réseaux à haute tension ou à courant fort utilisant des dispositifs galvano-magnétiques, p. ex. des dispositifs à effet Hall
An electronic device and method of making the electronic device are provided. The electronic device includes a die having an active side, where the active side includes interconnects. Conductive pads are disposed on a surface of the interconnects. A plated solder layer is formed on a surface of the conductive pads. The plated solder layer has a substantially smooth surface and includes a grain refiner additive and a leveler component.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
B23K 35/02 - Baguettes, électrodes, matériaux ou environnements utilisés pour le brasage, le soudage ou le découpage caractérisés par des propriétés mécaniques, p. ex. par la forme
A laser controller can be configured to, during a first time period, output a first control signal specifying a first average non-zero intensity level at which a first laser is instructed to produce first laser light of one color, during a second time period, output the first control signal specifying a second average non-zero intensity level, lower than the first average non-zero intensity level, for the first laser light, during at least a portion of the first time period, output a second control signal specifying a third average non-zero intensity level at which a second laser instructed is to produce second laser light of a different color, and during at least a portion of the second time period, output the second control signal specifying a fourth average non-zero intensity level, higher than the second and third average non-zero intensity levels, for the second laser light.
A streaming engine employed in a digital data processor specifies a fixed read only data stream. An address generator produces virtual addresses of data elements. An address translation unit converts these virtual addresses to physical addresses by comparing the most significant bits of a next address N with the virtual address bits of each entry in an address translation table. Upon a match, the translated address is the physical address bits of the matching entry and the least significant bits of address N. The address translation unit can generate two translated addresses. If the most significant bits of address N+1 match those of address N, the same physical address bits are used for translation of address N+1. The sequential nature of the data stream increases the probability that consecutive addresses match the same address translation entry and can use this technique.
G06F 12/1045 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p. ex. un répertoire de pages actives [TLB] associée à une mémoire cache de données
G06F 11/00 - Détection d'erreursCorrection d'erreursContrôle de fonctionnement
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
A method is provided that includes receiving a coded largest coding unit in a video decoder, wherein the coded largest coding unit includes a coded coding unit structure and a plurality of coded quantization parameters, and decoding the coded largest coding unit based on the coded coding unit structure and the plurality of coded quantization parameters.
H04N 19/117 - Filtres, p. ex. pour le pré-traitement ou le post-traitement
H04N 19/13 - Codage entropique adaptatif, p. ex. codage adaptatif à longueur variable [CALV] ou codage arithmétique binaire adaptatif en fonction du contexte [CABAC]
H04N 19/15 - Débit ou quantité de données codées à la sortie du codeur par contrôle de la taille réelle des données compressées au niveau de la mémoire avant de décider du stockage dans la mémoire tampon de transmission
H04N 19/159 - Type de prédiction, p. ex. prédiction intra-trame, inter-trame ou de trame bidirectionnelle
H04N 19/167 - Position dans une image vidéo, p. ex. région d'intérêt [ROI]
H04N 19/172 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant une image, une trame ou un champ
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant un bloc, p. ex. un macrobloc
H04N 19/184 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant des bits, p. ex. de flux vidéo compressé
H04N 19/196 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par le procédé d’adaptation, l’outil d’adaptation ou le type d’adaptation utilisés pour le codage adaptatif étant spécialement adaptés au calcul de paramètres de codage, p. ex. en faisant la moyenne de paramètres de codage calculés antérieurement
H04N 19/43 - Matériel spécialement adapté à l’estimation ou à la compensation de mouvement
H04N 19/463 - Inclusion d’information supplémentaire dans le signal vidéo pendant le processus de compression par compression des paramètres d’encodage avant la transmission
H04N 19/60 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée
H04N 19/61 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant un codage par transformée combiné avec un codage prédictif
Techniques for caching data are provided that include receiving, by a caching system, a write memory command for a memory address, the write memory command associated with a first color tag, determining, by a first sub-cache of the caching system, that the memory address is not cached in the first sub-cache, determining, by second sub-cache of the caching system, that the memory address is not cached in the second sub-cache, storing first data associated with the first write memory command in a cache line of the second sub-cache, storing the first color tag in the second sub-cache, receiving a second write memory command for the cache line, the write memory command associated with a second color tag, merging the second color tag with the first color tag, storing the merged color tag, and evicting the cache line based on the merged color tag.
G06F 12/128 - Commande de remplacement utilisant des algorithmes de remplacement adaptée aux systèmes de mémoires cache multidimensionnelles, p. ex. associatives d’ensemble, à plusieurs mémoires cache, multi-ensembles ou multi-niveaux
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache
G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mise à jour de la mémoire principale
G06F 12/0806 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0817 - Protocoles de cohérence de mémoire cache à l’aide de méthodes de répertoire
G06F 12/0853 - Mémoire cache avec matrices multiples d’étiquettes ou de données
G06F 12/0855 - Accès de mémoire cache en chevauchement, p. ex. pipeline
G06F 12/0864 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens pseudo-associatifs, p. ex. associatifs d’ensemble ou de hachage
G06F 12/0884 - Mode parallèle, p. ex. en parallèle avec la mémoire principale ou l’unité centrale [CPU]
G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant la mémorisation cache sélective, p. ex. la purge du cache
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/0895 - Mémoires cache caractérisées par leur organisation ou leur structure de parties de mémoires cache, p. ex. répertoire ou matrice d’étiquettes
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p. ex. un répertoire de pages actives [TLB]
G06F 12/121 - Commande de remplacement utilisant des algorithmes de remplacement
G06F 12/126 - Commande de remplacement utilisant des algorithmes de remplacement avec maniement spécial des données, p. ex. priorité des données ou des instructions, erreurs de maniement ou repérage
G06F 12/127 - Commande de remplacement utilisant des algorithmes de remplacement avec maniement spécial des données, p. ex. priorité des données ou des instructions, erreurs de maniement ou repérage utilisant des algorithmes de remplacement supplémentaires
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p. ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
G11C 29/42 - Dispositifs de vérification de réponse utilisant des codes correcteurs d'erreurs [ECC] ou un contrôle de parité
G11C 29/44 - Indication ou identification d'erreurs, p. ex. pour la réparation
96.
BIDIRECTIONAL DATA TRANSMISSION OVER ISOLATION MEDIUM
An apparatus includes a controller and a circuit. The controller has control outputs and including a programmable delay circuit. The circuit is coupled between first terminals and second terminals, the modulator circuit having control inputs coupled to the control outputs, the circuit configurable to: receive modulation signals at the control inputs; modulate first signals at the first terminals with the modulation signals; provide the modulated first signals at the second terminals. modulate second signals at the second terminals with the modulation signals; and provide the modulated second signals at the first terminals.
An example apparatus includes: audio amplifier circuitry including: audio signal processing circuitry having an output; a register having an output; ultrasonic chirp generator circuitry having an input and an output, the input of the ultrasonic chirp generator circuitry coupled to the output of the register; combination circuitry having a first input, a second input, and an output, the first input of the combination circuitry coupled to the output of the audio signal processing circuitry, the second input of the combination circuitry coupled to the ultrasonic chirp generator circuitry; digital-to-analog converter (DAC) circuitry having an input and an output, the input of the DAC circuitry coupled to the output of the combination circuitry; and an amplifier having an input coupled to the output of the DAC circuitry.
One example method includes a circuit. The circuit includes a switching converter including at least one switch activated in response to a switching signal to provide an inductor current through an inductor to generate an output voltage across a load. The circuit also includes a switching control system. The switching control system includes a switch controller configured to generate the switching signal in response to an activation signal and a peak current mode controller configured to generate the activation signal in response to the inductor current being approximately equal to a slope-compensation current. The slope-compensation current includes a sum of a slope current and a compensation current generated via a compensation voltage. The peak current mode controller includes a slope-compensation clamp circuit configured to clamp the compensation voltage to a minimum amplitude that is based on the slope current.
An integrated circuit includes a first field effect transistor (FET) and a second FET formed in or over a semiconductor substrate and configured to selectively conduct a current between a first circuit node and a second circuit node. The first FET has a first source, a first drain and a first buried layer all having a first conductivity type, and a first gate between the first source and the first drain. The second FET has a second source, a second drain and a second buried layer all having the first conductivity type, and a second gate between the second source and the second drain. A first potential between the first source and the first buried layer is configurable independently from a second potential between the second source and the second buried layer.
Motion compensation requires a significant amount of memory bandwidth, especially for smaller prediction unit sizes. The worst case bandwidth requirements can occur when bi-predicted 4×8 or 8×4 PUs are used. To reduce the memory bandwidth requirements for such smaller PUs, methods are provided for restricting inter-coded PUs of small block sizes to be coded only in a uni-predictive mode, i.e., forward prediction or backward prediction. More specifically, PUs of specified restricted sizes in bi-predicted slices (B slices) are forced to be uni-predicted.
H04N 19/51 - Estimation ou compensation du mouvement
H04N 19/105 - Sélection de l’unité de référence pour la prédiction dans un mode de codage ou de prédiction choisi, p. ex. choix adaptatif de la position et du nombre de pixels utilisés pour la prédiction
H04N 19/109 - Sélection du mode de codage ou du mode de prédiction parmi plusieurs modes de codage prédictif temporel
H04N 19/122 - Sélection de la taille de la transformée, p. ex. 8x8 ou 2x4x8 TCDSélection de transformées en sous-bandes de structure ou de type variable
H04N 19/157 - Mode de codage attribué, c.-à-d. le mode de codage étant prédéfini ou présélectionné pour être utilisé ultérieurement afin de sélectionner un autre élément ou paramètre
H04N 19/159 - Type de prédiction, p. ex. prédiction intra-trame, inter-trame ou de trame bidirectionnelle
H04N 19/174 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant une tranche, p. ex. une ligne de blocs ou un groupe de blocs
H04N 19/176 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant une zone de l'image, p. ex. un objet la zone étant un bloc, p. ex. un macrobloc
H04N 19/184 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le codage adaptatif caractérisés par l’unité de codage, c.-à-d. la partie structurelle ou sémantique du signal vidéo étant l’objet ou le sujet du codage adaptatif l’unité étant des bits, p. ex. de flux vidéo compressé
H04N 19/433 - Matériel spécialement adapté à l’estimation ou à la compensation de mouvement caractérisé par des techniques d’accès à la mémoire
H04N 19/52 - Traitement de vecteurs de mouvement par encodage par encodage prédictif
