An example device includes a first communication interface having a first bandwidth, a second communication interface having a second bandwidth, and selection circuitry configured to aggregate communication associated with the first communication interface and the second communication interface to an aggregation interface having a third bandwidth greater than the first bandwidth or the second bandwidth.
Disclosed herein are systems and methods for executing multiple instruction set architectures (ISAs) on a singular processing unit. In an implementation, a processor that includes a first decoder, a second decoder, instruction fetch circuitry, and instruction dispatch circuitry is configured to execute two separate instruction set architectures. In an implementation, the instruction fetch circuitry is configured to fetch instructions from an associated memory. In an implementation the instruction dispatch circuitry is coupled to the instruction fetch circuitry, the first decoder, and the second decoder and is configured to route instructions associated with a first ISA to the first decoder, and route instructions associated with a second ISA to the second decoder.
A method for detecting a fault with a cable having a resistor divider couple to the cable. The method includes converting a first sense voltage from the resistor divider network to a first digital code, determining whether the first digital code falls within a first range of digital codes corresponding to a first fault associated with the cable, and responsive to determining that the first digital code falls within the first range of digital codes, generating an indication of the first fault.
Systems, devices and methods implement freedom from interference (FFI) access rules. An example system includes a first set of components; a second set of components; and an interconnect between the two sets of components. Each component of the second set executes tasks in which requests for access are generated for access to one or more components of the first set of components. Each request for access is associated with a set of rules indicating whether a component of the second set, when executing a task generating the request for access, is permitted to access a component of the first set of components to which the request for access is directed, and what type of access, of multiple types of access, is permitted to the component to which the request for access is directed.
G06F 21/54 - Contrôle des utilisateurs, des programmes ou des dispositifs de préservation de l’intégrité des plates-formes, p. ex. des processeurs, des micrologiciels ou des systèmes d’exploitation au stade de l’exécution du programme, p. ex. intégrité de la pile, débordement de tampon ou prévention d'effacement involontaire de données par ajout de routines ou d’objets de sécurité aux programmes
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 21/55 - Détection d’intrusion locale ou mise en œuvre de contre-mesures
G06F 21/79 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur pour assurer la sécurité du stockage de données dans les supports de stockage à semi-conducteurs, p. ex. les mémoires adressables directement
5.
Hall Sensor Using Face Down Structure with Through Substrate Vias
An integrated circuit (IC) package comprises a semiconductor die having a first surface with a Hall-effect sensor circuit and a second surface. A plurality of through substrate vias (TSV) each having a metal layer extend from the first surface of the semiconductor die to the second surface. The IC package includes a portion of a leadframe having a first set of leads and a second set of leads. The first set of leads provide a field generating current path for directing a magnetic field toward the Hall-effect sensor circuit. The second set of leads are attached to bond pads on the semiconductor die. A first side of an insulator is attached to the leadframe using a die attach material, and a second side of the insulator is attached to the first side of the semiconductor die using a bonding material.
G01R 33/07 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs à effet Hall
A caching system including a first sub-cache, and a second sub-cache, coupled in parallel with the first cache, for storing cache data evicted from the first sub-cache and write-memory commands that are not cached in the first sub-cache, and wherein the second sub-cache includes: color tag bits configured to store an indication that a corresponding cache line of the second sub-cache storing write miss data is associated with a color tag, and an eviction controller configured to evict cache lines of the second sub-cache storing write-miss data based on the color tag associated with the cache line.
G06F 12/128 - Commande de remplacement utilisant des algorithmes de remplacement adaptée aux systèmes de mémoires cache multidimensionnelles, p. ex. associatives d’ensemble, à plusieurs mémoires cache, multi-ensembles ou multi-niveaux
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache
G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mise à jour de la mémoire principale
G06F 12/0806 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0817 - Protocoles de cohérence de mémoire cache à l’aide de méthodes de répertoire
G06F 12/0853 - Mémoire cache avec matrices multiples d’étiquettes ou de données
G06F 12/0855 - Accès de mémoire cache en chevauchement, p. ex. pipeline
G06F 12/0864 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens pseudo-associatifs, p. ex. associatifs d’ensemble ou de hachage
G06F 12/0884 - Mode parallèle, p. ex. en parallèle avec la mémoire principale ou l’unité centrale [CPU]
G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant la mémorisation cache sélective, p. ex. la purge du cache
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/0895 - Mémoires cache caractérisées par leur organisation ou leur structure de parties de mémoires cache, p. ex. répertoire ou matrice d’étiquettes
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p. ex. un répertoire de pages actives [TLB]
G06F 12/121 - Commande de remplacement utilisant des algorithmes de remplacement
G06F 12/126 - Commande de remplacement utilisant des algorithmes de remplacement avec maniement spécial des données, p. ex. priorité des données ou des instructions, erreurs de maniement ou repérage
G06F 12/127 - Commande de remplacement utilisant des algorithmes de remplacement avec maniement spécial des données, p. ex. priorité des données ou des instructions, erreurs de maniement ou repérage utilisant des algorithmes de remplacement supplémentaires
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p. ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
G11C 29/42 - Dispositifs de vérification de réponse utilisant des codes correcteurs d'erreurs [ECC] ou un contrôle de parité
G11C 29/44 - Indication ou identification d'erreurs, p. ex. pour la réparation
In some examples, an apparatus includes a data store and a controller. The is communicatively coupled to the data store. The controller is configured to receive a request to allocate a memory cluster, the request indicating a requested memory attribute other than a requested size of the memory cluster. The controller is also configured to, responsive to receipt of the request, determine, based on one or more memory attributes of a plurality of memories accessible by the apparatus, an available memory from among the plurality of memories, the available memory capable of providing the requested memory attribute. The controller is also configured to, responsive to determining the available memory, make a memory allocation decision.
One example includes an integrated circuit (IC). The IC includes non-volatile memory and logic. The logic is configured to receive repair code associated with a memory instance and assign a compression parameter to the repair code based on a configuration of the memory instance. The logic is also configured to compress the repair code based on the compression parameter to produce compressed repair code and to provide compressed repair data that includes the compressed repair code and compression control data that identifies the compression parameter. A non-volatile memory controller is coupled between the non-volatile memory and the logic. The non-volatile memory controller is configured to transfer the compressed repair data to and/or from the non-volatile memory.
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p. ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
H03M 7/30 - CompressionExpansionÉlimination de données inutiles, p. ex. réduction de redondance
A vehicular battery management system (BMS) comprises a battery controller, a set of battery cells, a primary network node coupled to the battery controller, and a secondary network node coupled to the set of battery cells. The primary and secondary network nodes are configured to wirelessly communicate with each other using frames that share a common frame format. The frame format includes one or more bits and a status of the one or more bits indicates whether the secondary network node is to communicate with the primary network node on behalf of another secondary network node.
B60L 58/10 - Procédés ou agencements de circuits pour surveiller ou commander des batteries ou des piles à combustible, spécialement adaptés pour des véhicules électriques pour la surveillance et la commande des batteries
H04L 67/12 - Protocoles spécialement adaptés aux environnements propriétaires ou de mise en réseau pour un usage spécial, p. ex. les réseaux médicaux, les réseaux de capteurs, les réseaux dans les véhicules ou les réseaux de mesure à distance
10.
METHODS AND APPARATUS TO RETIME DATA USING A PROGRAMMABLE DELAY
An example system includes a controller having a first controller terminal, a second controller terminal, and a third controller terminal and digitally locked loop (DLL) circuitry having a first DLL terminal and a second DLL terminal, the first DLL terminal coupled to the first controller terminal. The system also includes first retimer circuitry having a first retimer terminal, and a second retimer terminal, and a third retimer terminal, the first retimer terminal coupled to the second DLL terminal and the second retimer terminal coupled to the second controller terminal and second retimer circuitry having a fourth retimer terminal, a fifth retimer terminal, and a sixth retimer terminal, the fourth retimer terminal coupled to the second DLL terminal and the fifth retimer terminal coupled to the third controller terminal.
H03L 7/081 - Détails de la boucle verrouillée en phase avec un déphaseur commandé additionnel
H03L 7/085 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie
11.
METHODS TO IMPROVE CONNECTIONLESS RECEPTION WINDOW WIDENING
An example apparatus includes: a memory; instructions in the apparatus; and a Bluetooth controller to execute the instructions to: enable circuitry to receive a synchronized transmission; determine if a synchronized transmission is received during a first duration; increment the first duration to a second duration as a result of not receiving the synchronized transmission during the first duration; and determine a third duration based on a determined difference in time between enabling circuitry to receive a synchronized transmission and receiving the synchronized transmission.
H04W 4/80 - Services utilisant la communication de courte portée, p. ex. la communication en champ proche, l'identification par radiofréquence ou la communication à faible consommation d’énergie
A method may include a wireless device being able to switch between acknowledgment modes. A first acknowledgment mode may employ one acknowledgment packet per data packet, and a second acknowledgment mode may employ a multi-packet acknowledgment so that multiple packets may be acknowledged at a time. The wireless device may select one or the other acknowledgment mode based on, e.g., communication link quality.
In examples, an apparatus comprises a package substrate, a first semiconductor die, and a second semiconductor die. The package substrate has opposing first and second surfaces and including a first coil and a second coil in a first metal layer of the package substrate and a third coil and a fourth coil in a second metal layer of the package substrate. The first coil has a set of first terminals, the second coil has a set of second terminals, the third coil has a set of third terminals, and the fourth coils has a set of fourth terminals. The first semiconductor die is coupled to the first surface and to the sets of the first and second terminals. The second semiconductor die is coupled to the second surface and to the sets of the third and fourth terminals.
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
A streaming engine employed in a digital data processor may specify a fixed read-only data stream defined by plural nested loops. An address generator produces address of data elements for the nested loops. A steam head register stores data elements next to be supplied to functional units for use as operands. A stream template register independently specifies a linear address or a circular address mode for each of the nested loops.
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/345 - Adressage de l'opérande d'instruction ou du résultat ou accès à l'opérande d'instruction ou au résultat d'opérandes ou de résultats multiples
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 12/04 - Adressage de mots de longueur variable ou de parties de mots
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
A method for error handling in a geometric correction engine (GCE) is provided that includes receiving configuration parameters by the GCE, generating, by the GCE in accordance with the configuration parameters, output blocks of an output frame based on corresponding blocks of an input frame, detecting, by the GCE, a run-time error during the generating, and reporting, by the GCE, an event corresponding to the run-time error.
An electronic circuit includes: a memory including a data input, an address input, a command input, and a data output; a register having a data input coupled to the data output of the memory; a comparator circuit having a first data input coupled to the data output of the memory, and a second data input coupled to a data output of the register; an inverter circuit having a data input coupled to the data output of the register, and a data output coupled to the data input of the memory; and a controller having a command output coupled to the command input of the memory, an address output coupled to the address input of the memory, and a fault input coupled to a data output of the comparator circuit, where the controller is configured to determine whether the memory has a fault based on the fault input of the controller.
The disclosed principles provide for implementing low-cost and fast metallic printing processes into the QFN and other no-leads package assembly flow to selectively print solderable material in areas that would otherwise be susceptible to corrosion and thus pose reliability risks. The problem of copper corrosion and poor BLR performance in no-leads packages because of remaining exposed copper areas after package singulation is solved by employing selective metallic printing processes in the assembly flow to coat all risk-prone areas with solder material. For example, for no-leads packages that are formed using printed leadframes, solder can be deposited through inkjet, screen, stencil, or photonic printing into the grooves which are formed after passivating the packages at the strip level. The singulating occurs through the grooves having solder printed therein, and results in wettable upper and sidewall surfaces of the outer ends of the leadframe for each package.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
In examples, a semiconductor device comprises a semiconductor package including a mold compound covering a semiconductor die. The semiconductor package has a surface and a cavity formed in the surface. The semiconductor device comprises an electronic device positioned within the cavity, the electronic device coupled to the semiconductor die via a conductive terminal extending through the mold compound.
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
In at least one example, a method includes establishing, by a sniffer provisioning server (SPS) of a first wireless device, a trusted relationship between the first wireless device and a sniffer tool using a public key of the sniffer tool. An out-of-band (OOB) key exchange provisions the public key of the sniffer tool to the wireless device. The method further includes obtaining, by the SPS, key material uniquely related to a communication session established between the first wireless device and a second wireless device using a shared password. The key material excludes the shared password and a session key uniquely related to the communication session. The method further includes publishing, by the SPS, the key material over a channel to the sniffer tool based on the trusted relationship. The channel is secured using the public key of the sniffer tool.
H04L 9/30 - Clé publique, c.-à-d. l'algorithme de chiffrement étant impossible à inverser par ordinateur et les clés de chiffrement des utilisateurs n'exigeant pas le secret
H04L 9/32 - Dispositions pour les communications secrètes ou protégéesProtocoles réseaux de sécurité comprenant des moyens pour vérifier l'identité ou l'autorisation d'un utilisateur du système
H04W 12/033 - Protection de la confidentialité, p. ex. par chiffrement du plan utilisateur, p. ex. trafic utilisateur
20.
FLIP CHIP PACKAGE ASSEMBLY HAVING POST CONNECTS WITH SOLDER-BASED JOINTS
A described example includes: a semiconductor die having bond pads on a device side surface; a passivation layer overlying the device side surface of the semiconductor die with openings in the passivation layer, the passivation layer having a planar surface facing away from the device side surface of the semiconductor die; post connects formed on the bond pads and in the openings in the passivation layer, the post connects having a proximate end on the bond pads and extending from the bond pads to a distal end that lies beneath the planar surface of the passivation layer; solder at the distal ends of the post connects and contacting sidewalls of the openings in the passivation layer; and solder joints formed between the solder at the distal ends of the post connects and a package substrate, the device side surface of the semiconductor die facing the package substrate.
An integrated circuit (IC) device includes a semiconductor substrate and a heterojunction bipolar transistor comprising a collector region, a base region and an emitter region, the collector region formed in or over the semiconductor substrate, the base region disposed between the collector region and the emitter region, the base region comprising a heteroepitaxial portion including a narrow band of an n-dopant region.
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 27/082 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants bipolaires
H01L 29/66 - Types de dispositifs semi-conducteurs
22.
INTEGRATED DEEP TRENCH HIGH-K CAPACITOR AND METHOD
Described examples include an integrated circuit including a dielectric layer located over a top surface of a semiconductor substrate and extending over a gate electrode. A trench extends from a top surface of the dielectric layer into the substrate. A conductive trench electrode is within the trench, and a dielectric liner is between the trench electrode and the semiconductor substrate. A cap dielectric layer is located on the conductive trench electrode and on the dielectric layer, and extends over the gate electrode.
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/51 - Matériaux isolants associés à ces électrodes
H01L 29/94 - Dispositifs à métal-isolant-semi-conducteur, p.ex. MOS
In examples, an isolation device comprises a multi-level substrate having opposing first and second surfaces. The multi-level substrate includes a first coil in a first layer of the substrate, the first coil having first and second terminals, a second coil in a second layer of the substrate that is vertically distanced from the first layer, the second coil having third and fourth terminals, and a dielectric material covering the first and second coils. The device comprises a first semiconductor die coupled to the first surface and to the first and second terminals, a second semiconductor die coupled to the second surface and to the third and fourth terminals, the second semiconductor die galvanically isolated from the first semiconductor die, conductive terminals coupled to the multi-level substrate, and a mold compound covering the multi-level substrate, the first and second semiconductor dies, and the conductive terminals.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
A semiconductor package that includes a leadframe having retaining features adapted to receive a molding compound is provided. As one example, an IC package includes a leadframe of a conductive material including a die attach pad and a lead finger separated from an edge of the die attach pad. The leadframe has a first surface and a second surface opposite the first surface. The IC package also includes retaining features on the lead finger at the second surface. The IC package further includes a die on the first surface at the die attach pad. The IC package yet further includes a molding compound that encapsulates the leadframe and the die and extends into and/or around the retaining features.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
25.
WAFER-LEVEL CHIP SCALE PACKAGE SEMICONDUCTOR DEVICES WITH LIGHT BLOCKING MATERIAL AND METHODS
A described example includes: a semiconductor die having bond pads on a device side surface, having a backside surface opposite the device side surface and having four sides extending between the device side surface and the backside surface; a layer of light blocking material deposited on the device side surface, the light blocking material also covering the four sides; semiconductor material on the exterior of the light blocking material covering the four sides, the semiconductor material spaced from the semiconductor device die by the light blocking material covering the four sides; a backside coating of light blocking tape covering the backside surface; openings in the layer of light blocking material on the device side surface, the openings exposing under-bump material formed on the bond pads; and terminals that are formed by solder bumps or conductive post connects formed on the under-bump material.
H01L 23/552 - Protection contre les radiations, p. ex. la lumière
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
Methods, apparatus, and systems are described to facilitate phase detection for data clock synchronization. An example phase detection circuit includes a first switch including a control terminal, the control terminal of the first switch coupled to a clock generator; a second switch including a control terminal, the control terminal of the second switch coupled to the clock generator; a first capacitor including a first terminal, the first terminal of the first capacitor coupled to a second terminal of the first switch; a second capacitor including a first terminal, the first terminal of the second capacitor coupled to a second terminal of the second switch; and a comparator including a first input terminal and a second input terminal, the first input terminal of the comparator coupled to the second terminal of the first switch, the second input terminal of the comparator coupled to the second terminal of the second switch.
H03L 7/085 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie
G06F 3/147 - Sortie numérique vers un dispositif de visualisation utilisant des panneaux de visualisation
H03L 7/08 - Détails de la boucle verrouillée en phase
A method forms an integrated circuit, by steps including forming a polysilicon layer having a first side over a semiconductor substrate having a top surface, forming over the semiconductor substrate a first resist layer having a second side spaced apart from the first side, forming a diode well extending into the semiconductor substrate between the first side and the second side, the diode well having a first conductivity type, forming over the semiconductor substrate a second resist layer having a third side, and forming a diode terminal extending into the semiconductor substrate between the first side and the third side, the diode terminal having an opposite second conductivity type and extending from the diode well along the top surface.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
An example analog-to-digital converter (ADC) includes first ADC circuitry, second ADC circuitry, and dither circuitry. The dither circuitry of the example ADC is to generate a first dither signal to produce a first dithered input signal at a first output coupled to an input of the first ADC circuitry, generate a second dither signal to produce a second dithered input signal at a second output coupled to an input of the second ADC circuitry, the first dither signal and the second dither signal to have opposite signs, and produce an output signal at a third output based on the first output of the first ADC circuitry and the second output of the second ADC circuitry.
An integrated circuit includes a first III-N material layer, and a different second III-N material layer supported by the first III-N material layer. A p-doped III-N material layer over the second III-N material layer includes a wider portion having a first width in a first lateral direction parallel to the top surface, and a narrower portion extending from the wider portion in a different second lateral direction parallel to the top surface, the narrower portion having a second width in the first lateral direction less than the first width.
H01L 29/778 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à deux dimensions, p.ex. transistors à effet de champ à haute mobilité électronique HEMT
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
An electronic device includes an n-type substrate having a first concentration of n-type dopants, an intrinsic epitaxial layer on the n-type substrate having a second concentration of n-type dopants that is less than the first concentration of n-type dopants, an n-type epitaxial layer on the intrinsic epitaxial layer having a third concentration of n-type dopants that is greater than the second concentration of n-type dopants, and a p-type epitaxial layer on the n-type epitaxial layer. A method includes growing an intrinsic epitaxial layer having a second concentration of n-type dopants on an n-type substrate having a higher first concentration of n-type dopants, growing an n-type epitaxial layer having a third concentration of n-type dopants on the intrinsic epitaxial layer, the third concentration of n-type dopants being greater than the second concentration of n-type dopants, and growing a p-type epitaxial layer on the n-type epitaxial layer.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/20 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale
H01L 21/425 - Bombardement par des radiations par des radiations d'énergie élevée produisant une implantation d'ions
A test structure for testing the on-die-parametric (ODP) measurements of circuit devices on a die. When no circuit devices are connected to the test structure, the test structure is configured to supply an input voltage at an input node of the test structure. While supplying the input voltage, the test structure determines a first measure of current at the input node and a first measure of voltage at an output node of the test structure. Next, while a single circuit device is connected to the test structure, the test structure is configured to adjust the input voltage until a second measure of voltage at the output node substantially matches the first measure of voltage. Next, the test structure determines a second measure of current at the input node. Finally, the test structure determines a parametric measurement of the device based on a difference between the first and second current measurements.
A method of fabricating an integrated circuit (IC) device is disclosed. A doped epitaxial layer may be formed over a substrate, including forming a surface-segregated layer (SSL) including a dopant species unincorporated in the doped epitaxial layer. Thereafter, the SSL may be removed in an in-situ operation, where a portion of the doped epitaxial layer may be removed based on removal selectivity.
An example apparatus includes: first voltage-to-delay circuitry having an output; second voltage-to-delay circuitry having an output; time domain converter circuitry having a first input, a trim input, and an output, the first input of the time domain converter circuitry coupled to the first voltage-to-delay circuitry; comparator circuitry having a first input, a second input, and an output, the first input of the comparator circuitry coupled to the output of the first voltage-to-delay circuitry and the first input of the time domain converter circuitry, the second input of the comparator circuitry coupled to the output of the second voltage-to-delay circuitry; and trim circuitry having a first input, a second input, and an output, the first input of the trim circuitry coupled to the output of the time domain converter circuitry, the second input of the trim circuitry coupled to the output of the comparator circuitry.
An electronic device includes a semiconductor layer with majority carriers of a first dopant type, a transistor finger structure extending along a first direction and including a drain finger and source fingers having majority carriers of a second type and laterally spaced apart from opposite sides of the drain finger along the second direction and a well region including majority carrier dopants of the first type in the semiconductor layer, the source fingers extending in respective portions of the well region, and the well region laterally extending around and encircling the finger structure.
An electronic device includes an NPN bipolar transistor in an isolation tank region of an n-type semiconductor layer and having a p-type base region, an n-type emitter region, and an n-type collector region and a PNP bipolar transistor in the isolation tank region of the semiconductor layer and having an n-type base formed by a portion of the n-type semiconductor layer, a p-type emitter formed by a portion of the p-type base region of the NPN bipolar transistor, and a p-type collector formed by a p-type second collector region in the isolation tank region of the semiconductor layer and spaced apart from the p-type base region and from the n-type collector region of the NPN bipolar transistor.
H01L 27/082 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants bipolaires
A semiconductor device, comprising, a semiconductor substrate, a III-N semiconductor layer over the semiconductor substrate, a contact pad on the III-N semiconductor layer, a first dielectric layer over the III-N semiconductor layer, a first metal contact through the first dielectric layer and contacting the contact pad, and a second metal contact, including a first side contacting the first dielectric layer and a second side contacting a second dielectric layer, and contacting the semiconductor substrate.
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
Methods, apparatus, systems, and articles of manufacture are described to protect against tamper events. An example method includes in response to a detected tamper event, at least one of (a) causing a programmable circuitry to enter standby mode or (b) causing adjustment of firewall settings to prevent access to a sub-system; generating a number; and causing the programmable circuitry to at least one of (a) exit the standby mode or (b) return the firewall settings to allow access to the sub-system after a threshold amount of time, the threshold amount of time corresponding to the generated number.
G06F 21/81 - Protection de composants spécifiques internes ou périphériques, où la protection d'un composant mène à la protection de tout le calculateur en agissant sur l’alimentation, p. ex. en branchant ou en débranchant l’alimentation, les fonctions de mise en veille ou de reprise
A circuit includes a current source, a first switch, a second switch, a sample and hold circuit, and an analog-to-digital converter (ADC). The current source has a current input coupled to an input terminal configured for resistor connection, a first current output, and a second current output. The first switch has a first terminal coupled to the first current output, and a second terminal. The second switch has a first terminal coupled to the second current output, and a second terminal. The sample and hold circuit has an input coupled to the second terminal of the first switch and the second terminal of the second switch, and an output. The ADC has an input coupled to the output of the sample and hold circuit.
H02M 1/08 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques
H02M 3/155 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
Techniques related to executing a plurality of instructions by a processor comprising a method for executing a plurality of instructions by a processor. The method comprises detecting a pipeline hazard based on one or more instructions provided for execution by an instruction execution pipeline, beginning execution of an instruction, of the one or more instructions on the instruction execution pipeline, stalling a portion of the instruction execution pipeline based on the detected pipeline hazard, storing a register state associated with the execution of the instruction based on the stalling, determining that the pipeline hazard has been resolved, and restoring the register state to the instruction execution pipeline based on the determination.
A de-blocking filter includes a reconstructed memory that is configured to store reconstructed pixels corresponding to a current macroblock of a video image to be filtered. The current macroblock includes a set of sub-blocks, each sub-block having horizontal edges and vertical edges. An internal pixel buffer in the de-blocking filter is configured to store pixels corresponding to the set of sub-blocks from the reconstructed memory, and to store partially filtered pixels corresponding to a set of partially filtered macroblocks. An edge order controller in the de-blocking filter is configured to load the pixels corresponding to the set of sub-blocks into a filter engine from the internal pixel buffer, to filter the set of sub-blocks, such that, at least one horizontal edge is filtered before filtering all vertical edges of the set of sub-blocks.
H04N 19/80 - Détails des opérations de filtrage spécialement adaptées à la compression vidéo, p. ex. pour l'interpolation de pixels
H04N 19/423 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques caractérisés par les détails de mise en œuvre ou le matériel spécialement adapté à la compression ou à la décompression vidéo, p. ex. la mise en œuvre de logiciels spécialisés caractérisés par les dispositions des mémoires
H04N 19/86 - Procédés ou dispositions pour le codage, le décodage, la compression ou la décompression de signaux vidéo numériques utilisant le pré-traitement ou le post-traitement spécialement adaptés pour la compression vidéo mettant en œuvre la diminution des artéfacts de codage, p. ex. d'artéfacts de blocs
41.
PROCESSOR MICRO-ARCHITECTURE FOR REPEATED INSTRUCTION EXECUTION
An electronic circuit includes a bias value generator circuit operable to supply a varying bias value in a programmable range, and an instruction circuit responsive to a first instruction to program the range of the bias value generator circuit and further responsive to a second instruction having an operand to repeatedly issue the second instruction with the operand varied in an operand value range determined as a function of the varying bias value.
An integrated circuit (IC) device including one or more corrugated channel structures formed in or over a semiconductor substrate, where a corrugated channel structure includes a first sidewall surface, a second sidewall surface and a top surface. In an example, the IC device includes a first contact region having a first conductivity type extending into a sidewall surface of the corrugated channel structure and a second contact region having an opposite second conductivity type extending into a horizontal surface adjacent to the sidewall surface.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
A circuit includes a bandgap voltage reference circuit configured to produce a bandgap reference voltage output, a bandgap startup pulldown circuit coupled with the bandgap reference voltage output, configured to hold the bandgap reference voltage output low during a pre-charge phase, and a pre-charge circuit, configured to charge a capacitive node within the circuit during the pre-charge phase.
An example apparatus includes: a first transistor implemented using Gallium Nitride (GaN), the first transistor having: a drain configured to receive an input voltage from a power supply; a gate configured to receive a voltage from control circuitry; and a source; a second transistor implemented using GaN, the second transistor having: a drain coupled to the source of the first transistor; a gate coupled to a current source; and a source configured to provide an output voltage based on a voltage at the source of the first transistor; and a third transistor implemented using GaN, the third transistor having: a drain coupled to the source of the first transistor and the drain of the second transistor; a gate; and a source configured to be coupled to ground.
H03K 17/082 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension par réaction du circuit de sortie vers le circuit de commande
H01L 29/20 - Corps semi-conducteurs caractérisés par les matériaux dont ils sont constitués comprenant, à part les matériaux de dopage ou autres impuretés, uniquement des composés AIIIBV
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
A communication integrated circuit (IC) device comprises a silicon substrate and a radio circuit formed on the silicon substrate. The radio circuit comprises a receive and transmit circuit that comprises a cascode amplifier and a low-noise amplifier coupled with the cascode amplifier. The radio circuit also comprises a radio frequency input/output channel configured to be coupled with a radio antenna. The communication IC device further comprises a receive modem coupled with the low-noise amplifier and a transmit modem coupled with the cascode amplifier.
H04B 1/48 - Commutation transmission-réception dans des circuits pour connecter l'émetteur et le récepteur à une voie de transmission commune, p. ex. par l'énergie de l'émetteur
H03F 1/22 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs par utilisation de couplage dit "cascode", c.-à-d. étage avec cathode ou émetteur à la masse suivi d'un étage avec grille ou base à la masse respectivement
H03F 3/24 - Amplificateurs de puissance, p. ex. amplificateurs de classe B, amplificateur de classe C d'étages transmetteurs de sortie
The present disclosure generally relates to an integrated circuit (IC) including a flash memory bit structure. In an example, an IC includes a flash memory bit structure and a transistor structure. The flash memory bit structure is on a semiconductor substrate. The flash memory bit structure includes a word line structure and a first oxide layer disposed between the semiconductor substrate and the word line structure. The first oxide layer is free of nitridation. The transistor structure is on the semiconductor substrate. The transistor structure includes a gate structure and a gate oxide layer including nitridation. The gate oxide layer is over the semiconductor substrate. The gate structure is over the gate oxide layer.
H10B 41/42 - Fabrication simultanée de périphérie et de cellules de mémoire
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire
47.
QUANTIZATION EXTRACTION FOR PHASE-LOCKED LOOP OSCILLATORS
An example apparatus includes quantization feedback circuitry (QFC) including an input terminal coupled to an output terminal of voltage-controlled oscillator (VCO) circuitry and an input terminal coupled to an output terminal of first frequency divider circuitry (FDC). The example apparatus also includes second FDC including an output terminal coupled to an input terminal of phase frequency detector (PFD) circuitry and an input terminal coupled to an output terminal of the first FDC. Also, the example apparatus includes masking logic circuitry including an output terminal coupled to an input terminal of the QFC, an input terminal coupled to the output terminal of the VCO circuitry, and an input terminal coupled to the output terminal of the second FDC. The example apparatus also includes adder circuitry including an input terminal coupled to an output terminal of the PFD circuitry and an input terminal coupled to an output terminal of the QFC.
H03L 7/099 - Détails de la boucle verrouillée en phase concernant principalement l'oscillateur commandé de la boucle
G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON
H03L 7/087 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant au moins deux détecteurs de phase ou un détecteur de fréquence et de phase dans la boucle
H03L 7/18 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle
48.
POLYMERIC DIE PAD FOR DIE ISOLATION IN CHIP ON LEAD PACKAGE
A semiconductor package includes a polymeric die pad attached to a plurality of the leads of a lead frame portion. The polymeric die pad is electrically non-conductive. The leads are electrically conductive, and extend to an exterior of the semiconductor package. The polymeric die pad may be punched from a polymeric tape and pressed onto the leads. The polymeric die pad may be removed from a precut polymeric tape and placed on the leads by a pick-and-place operation. A semiconductor die is attached to the polymeric die pad, opposite from the leads. The semiconductor die is electrically isolated from the leads by the polymeric die pad. The polymeric die pad extends laterally past the semiconductor die on all sides. The semiconductor package may be formed by attaching the semiconductor die to the polymeric die pad after the polymeric die pad is attached to the leads.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
49.
RANGE PROCESSING USING FAST-FOURIER TRANSFORMATION COMPUTATIONS
Various examples disclosed herein relate to digital signal processing, and particularly, to processing range data using Fast-Fourier Transform (FFT) operations. In an example, a system includes transceiver circuitry and processing circuitry coupled to the transceiver circuitry. The transceiver circuitry is configured to receive signals reflected off an object and generate radar data based on the signals. The processing circuitry is configured to perform a first FFT operation on the radar data to produce a first set of range data, perform a frequency shift on the radar data, perform a second FFT operation on the frequency shifted radar data to produce a second set of range data, and produce a third set of range data by collating the first set of range data and a portion of the second set of range data or collating a portion of the first set of range data and the second set of range data.
G01S 13/18 - Systèmes pour mesurer la distance uniquement utilisant la transmission de trains discontinus d'ondes modulées par impulsions utilisant des fenêtres en distance
50.
ADVANCED SWITCH NODE SELECTION FOR POWER LINE COMMUNICATIONS NETWORK
An algorithm for the promotion of terminal nodes to switch nodes in a PLC network reduces overall network overhead and collisions, while ensuring the appropriate selection of a switch node and minimizing the number of levels in a PLC network. It also ensures that the terminal nodes with appropriate signal-to-noise ratios (SNRs) are promoted. It is desirable to have a network with fewer levels. The disclosed approach favors the nodes that are closer to the DC to promote them as switch nodes. This is achieved by waiting for a smaller number of PNPDUs for a node that is closer to the DC in comparison to a node that is farther away from the DC.
Described embodiments include a circuit with a first amplifier having first and second amplifier inputs and a first amplifier output. The first amplifier input is coupled to a reference voltage terminal. The second amplifier input is coupled to a voltage feedback terminal. A second amplifier has third and fourth amplifier inputs and second and third amplifier outputs. The third amplifier input is coupled to the first amplifier output. A first switch has first and second switch terminals. The second switch terminal is coupled to the fourth amplifier input. A third amplifier has fifth and sixth amplifier inputs and a fourth amplifier output. The fifth amplifier input is coupled to the second amplifier output. The sixth amplifier input is coupled to the third amplifier output. A second switch has a third switch terminal coupled to the fourth amplifier output, and a fourth switch terminal coupled to the first amplifier output.
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/08 - Circuits spécialement adaptés à la production d'une tension de commande pour les dispositifs à semi-conducteurs incorporés dans des convertisseurs statiques
52.
TRANSFORMER-COUPLED INPUT BUFFER FOR FREQUENCY SYNTHESIS
A frequency synthesis circuit includes a first inductor coupled to receive a first input signal at an input frequency, and a second inductor coupled to receive second input signal at the input frequency and out-of-phase relative to the first input signal. The circuit has first and second transistors with control terminals coupled to the first and second inductors, respectively. A first resonant tank of an inductor in parallel with a capacitor is coupled between a power supply terminal and the first transistor. A second resonant tank of an inductor in parallel with a capacitor is coupled between the power supply terminal and the second transistor. The first and second resonant tanks are tuned to a selected harmonic of the input frequency. An injection-locked oscillator has inputs coupled to the first and second transistors.
H03B 5/12 - Éléments déterminant la fréquence comportant des inductances ou des capacités localisées l'élément actif de l'amplificateur étant un dispositif à semi-conducteurs
G06F 1/08 - Générateurs d'horloge ayant une fréquence de base modifiable ou programmable
H03K 17/60 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors bipolaires
53.
FABRICATION METHOD FOR FORMING HIGH VOLTAGE RESISTOR NETWORKS OVER SILICON SUBSTRATES FOR USE WITHIN MULTICHIP MODULE ASSEMBLIES
An integrated circuit includes a metallization structure over a semiconductor layer and having a dielectric layer, a pad metal layer on the dielectric layer and including first and second resistor terminals, and a film resistor over the pad metal layer, a first location of the film resistor connected to the first resistor terminal by a first vertical interconnect, and a second location of the film resistor connected to the second resistor terminal by a second vertical interconnect. An integrated circuit includes a metallization structure over a semiconductor layer and having a film resistor, a first resistor terminal, a second resistor terminal that is spaced apart from the first resistor terminal, and a dielectric seal structure that encloses the film resistor, wherein the film resistor is located on a first sublayer of the dielectric seal structure, and a second sublayer of the dielectric seal structure is on the film resistor.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
54.
PULSE WIDTH MODULATION SIGNAL SYNTHESIS FOR A MOTOR CONTROLLER
In response to a rising edge on an input pulse width modulation (PWM) signal, a method includes starting a first counter, resetting a second counter, and forcing a second PWM signal to a logic low level. In response to the first counter reaching a first match value, the method includes asserting a rising edge on a first PWM signal. In response to a falling edge on the input PWM signal, the method further includes causing a falling edge of the first PWM signal, resetting the first counter, and starting the second counter. In response to the second counter reaching a second match value, the method includes asserting a rising edge of the second PWM signal.
H02P 27/08 - Dispositions ou procédés pour la commande de moteurs à courant alternatif caractérisés par le type de tension d'alimentation utilisant une tension d’alimentation à fréquence variable, p. ex. tension d’alimentation d’onduleurs ou de convertisseurs utilisant des convertisseurs de courant continu en courant alternatif ou des onduleurs avec modulation de largeur d'impulsions
H02M 7/5395 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs, p. ex. onduleurs à impulsions à un seul commutateur avec commande automatique de la forme d'onde ou de la fréquence de sortie par modulation de largeur d'impulsions
55.
IC DEVICE WITH CHIP TO PACKAGE INTERCONNECTS FROM A COPPER METAL INTERCONNECT LEVEL
An integrated circuit device (100) and method comprising an IC chip (102) having metal interconnect levels (M1-Mn) including a last copper interconnect level (Mn) and a chip-to-package interconnect (110) overlying and connected to the last copper interconnect level (Mn). The chip-to-package interconnect (110) having a via (112) connected to a first element (306a) of the last copper interconnect level (Mn) and a copper conductive structure (118) (e.g., bump copper). The via (112) includes a barrier material (112a) and a tungsten fill layer (112b), the via coupled between the copper conductive structure (118) and the first element (306a).
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
56.
METHODS AND APPARATUS TO CONVERT ANALOG VOLTAGES TO DELAY SIGNALS
An example apparatus includes a first transistor configured to receive an analog voltage signal; a second transistor configured to receive a first control signal, coupled to the first transistor, and coupled to a first terminal; a third transistor configured to receive a second control signal, receive a supply voltage, and coupled to the first terminal; a capacitor coupled to the first terminal and to ground; a fourth transistor configured to receive a third control signal and coupled to the first terminal; a fifth transistor gate configured to receive a bias voltage, coupled to ground, and coupled to the fourth transistor; a sixth transistor coupled to the fourth transistor and to ground; a seventh transistor configured to receive the supply voltage, coupled to the first terminal and to the sixth transistor; and an eighth transistor coupled to the first terminal, to the sixth transistor, and to ground.
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
An electronic device includes a multilevel package substrate with first and second levels, the second level including a first trace layer with a first conductive trace feature, a conductive first via that contacts the first conductive trace feature, and a first dielectric layer, and the first level including a second trace layer with a stair shaped second conductive trace feature, the second conductive trace feature having a first portion with a first thickness, and a second portion, having a second thickness greater than the first thickness.
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
A technique for power aware event scheduling including receiving, from a wireless access point, an indication of a scheduled reference event, determining, for an application event, an amount of time to generate data for a wireless uplink transmission associated with the application event, receiving timing information, the timing information indicating an amount of time to divide the generated data into data frames, determining an adjusted time based on the amount of time to generate data, the received timing information, and the scheduled reference event, triggering the application event at the adjusted time, and transmitting the data frames based on the scheduled reference event.
A packaged integrated circuit (IC) includes a package substrate having opposing first and second surfaces. The package substrate includes first and second metal pads on the first surface, third metal pads on the second surface, and metal interconnects coupled between the third metal pads and at least some of the first and second metal pads. A semiconductor die is on the first surface and is coupled to the first metal pads. Metal support structures are on the first surface and are coupled to a at least some of the second metal pads. A piezoelectric resonator is on the metal support structures and over the semiconductor die. A cap is on the package substrate and covers the piezoelectric resonator, the metal support structures, and the semiconductor die.
A method for forming an IC (integrated circuit) package includes electroplating a wafer to form a nanotwin copper bond pad on the wafer. The electroplating includes applying a pulsed current to the wafer immersed in a plating solution. The nanotwin copper bond pad is formed with a copper grain that includes a crystal lattice structure that has Miller indices of 111. The method includes singulating a die from the wafer. The die includes the nanotwin copper bond pad. The method also includes mounting the die on an interconnect and attaching a bond wire to the nanotwin copper bond pad to form a copper-to-copper bond between the bond wire and the nanotwin copper bond pad.
A semiconductor device including a semiconductor substrate having a surface, an N-type doped region in the semiconductor substrate, and a P-type doped region in the semiconductor substrate. The P-type and N-type doped regions form a first PN junction that orients along a first axis parallel to the surface. The semiconductor substrate includes a second PN junction that orients along a second axis that intersects the surface. The second PN junction includes one of the N-type or P-type doped regions. A first field plate is electrically coupled to the N-type doped region and extends over a first part of the semiconductor substrate between the N-type and P-type doped regions. A second field plate is electrically coupled to the P-type doped region and extends over a second part of the semiconductor substrate between the N-type and P-type doped region. The first and second field plates are separated by a gap.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 31/02 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails
A packaged IC includes a package substrate including first and second metal planes on first and second sides, respectively, the second side opposing the first side, and a transformer laterally between the first and second metal planes, the transformer including a primary winding and a secondary winding, the primary winding includes outer primary-coil portions having first and second primary side terminals and an inner primary-coil portion, and the secondary winding includes outer secondary-coil portions having first and second secondary terminals and an inner secondary-coil portion. The packaged IC includes first and second dies on the first and second sides, respectively; first metal posts coupled between the first die and respective overlapping parts of the first metal plane, the primary terminals, and the inner primary-coil portion; and second metal posts coupled between the second die and respective overlapping parts of the second metal plane, the secondary terminals, and the inner secondary-coil portion.
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 27/01 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant uniquement des éléments à film mince ou à film épais formés sur un substrat isolant commun
An electronic device includes a semiconductor die with a surface layer, a metallization structure on the surface layer, a conductive terminal with a metal post and having a first side contacting a side of a conductive feature of the metallization structure, and a solder cap on a second side of the conductive terminal. A method includes forming a copper layer on a portion of a conductive feature of a metallization structure of a wafer, forming a metal post on a first portion of the copper layer, etching a second portion of the copper layer, performing a solder ball drop process that forms a solder cap on a side of the metal post, and separating from the wafer, a die that includes the metal post and the solder cap.
An example apparatus includes: pass gate circuitry having a first terminal and a second terminal; process tracker circuitry having a first terminal and a second terminal, the first terminal of the process tracker circuitry coupled to the first terminal of the pass gate circuitry; and temperature compensation circuitry having a first terminal and a second terminal, the first terminal of the temperature compensation circuitry coupled to the second terminal of the process tracker circuitry, and the second terminal of the temperature compensation circuitry coupled to the second terminal of the pass gate circuitry.
H02M 3/155 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
H03K 17/14 - Modifications pour compenser les variations de valeurs physiques, p. ex. de la température
65.
VIDEO SURVEILLANCE SYSTEM WITH ENHANCED CAMERA WAKE-UP BASED ON RADAR DATA
Various embodiments of the present disclosure relate to video surveillance systems, and in particular, to determining when to wake-up a camera based on gathered radar data. In an example embodiment a system including transceiver circuitry and processing circuitry is provided. The transceiver circuitry is configured to transmit and receive radar signals. The processing circuitry is coupled with the transceiver circuitry and is configured to generate point cloud data associated with a scene and obtain a radar-space region of interest (ROI) based on the point cloud data. Further, the processing circuitry is configured to identify a location of an object moving in the scene based at least on a radar signal received by the transceiver circuitry. The processing circuitry is also configured to determine to wake-up a camera based on the location of the object in the scene and the radar-space ROI.
In described examples, a memory system is accessed by reading a data line and error detection bits for the data line from a first memory. The data line and the error detection bits from the first memory are decoded to determine if an error is present in the data line from the first memory. A copy of the data line and the error detection bits are stored in a second memory. The copy of the data line and error detection bits are read from the second memory. The copy of the data line and error detection bits are decoded to determine if an error is present in the copy of the data line from the second memory.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 11/07 - Réaction à l'apparition d'un défaut, p. ex. tolérance de certains défauts
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
67.
SYSTEM AND METHOD FOR THE COMPRESSION OF ECHOLOCATION DATA
Systems and methods for compressing data are provided. An example method includes generating range data based on digital data of received signals resulting from transmitted radar chirps being reflected, in which the range data is distributed among range bins; partitioning the range bins into multiple sections, each of which includes a respective set of range bins, in which a first section includes range data spanning a closest range and a last section includes range data spanning a farthest range; merging range data in a section with range data in two adjacent sections that are between the first and last sections; storing merged range data in the two other sections in respective regions of a memory; processing the merged range data to generate range-velocity data and/or range-angle data; and analyzing such data to determine whether a target is present in the section.
System and methods for using channel quality reports to reduce inter-band interference are disclosed. Channel information is received at a first wireless communication device from a second wireless communication device. The first wireless device is operating in a first frequency range, and the second wireless device is operating in a second frequency range. The first frequency range is adjacent to the second frequency range. A channel quality report is generated at the first wireless communication device. The channel quality report indicates that particular sub-bands in the first frequency range have low channel quality. The particular sub-bands are selected using the channel information.
H04W 72/541 - Critères d’affectation ou de planification des ressources sans fil sur la base de critères de qualité en utilisant le niveau d’interférence
E21B 7/06 - Modification de la direction du trou de forage
H04L 1/00 - Dispositions pour détecter ou empêcher les erreurs dans l'information reçue
H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
H04W 72/0453 - Ressources du domaine fréquentiel, p. ex. porteuses dans des AMDF [FDMA]
H04W 72/542 - Critères d’affectation ou de planification des ressources sans fil sur la base de critères de qualité en utilisant la qualité mesurée ou perçue
69.
SYSTEM ON A CHIP WITH AN INTEGRATED CONFIGURABLE SAFETY MASTER MICROCONTROLLER UNIT
An example system, e.g., a system on a chip (SoC), includes first and second domains having first and second processors, respectively. The second processor is part of a processing subsystem in the second domain. The first processor provides an instruction to the second processor, which executes the instruction to configure the processing subsystem to operate in a mode specified by the instruction. In response to the processing subsystem being configured to operate in the specified mode, isolation circuitry of the system is configured to provide a level of isolation between the first domain and the second domain based on the specified mode.
In some examples, a semiconductor package comprises a semiconductor die including a device side having a circuit; a mold compound covering the semiconductor die and the circuit; a first lead coupled to the circuit, the first lead having a gullwing shape and emerging from the mold compound in a first horizontal plane, the first lead having a distal end coincident with a second horizontal plane lower than a bottom surface of the mold compound; and a second lead coupled to the circuit, the second lead emerging from the mold compound in the first horizontal plane, the second lead having a distal end coincident with a third horizontal plane higher than a topmost surface of the mold compound, the distal end of the second lead vertically coincident with the mold compound.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
In examples, a semiconductor package comprises a substrate and multiple columns of semiconductor dies positioned approximately in parallel along a length of the substrate. The package also includes multiple passive components positioned between the multiple columns of semiconductor dies, the multiple passive components angled between 30 and 60 degrees relative to the length of the substrate, a pair of the multiple passive components having a gap therebetween that is configured to permit mold compound flow through capillary action. The package also includes a mold compound covering the substrate, the multiple columns of semiconductor dies, and the multiple passive components.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
A packaged multichip isolation device includes leadframe including a first and second die pad, with a first and second lead extending outside a molded body having a downward extending lead bend near their outer ends. A first integrated circuit (IC) die on the first die pad has a first bond pad connected to the first lead that realizes a transmitter or receiver. A second IC die on the second die pad has a second bond pad connected to the second lead that realizes another of the transmitter and receiver. An isolation component is in a signal path of the isolation device including a capacitive isolator, or inductors for transformer isolation on or between the die. A midpoint of the thickness of the die pad is raised above a top level of the leads and in an opposite vertical direction relative to the downward extending bend of the external leads.
A digital data processor includes an instruction memory storing instructions specifying a data processing operation and a data operand field, an instruction decoder coupled to the instruction memory for recalling instructions from the instruction memory and determining the operation and the data operand, and an operational unit coupled to a data register file and to an instruction decoder to perform a data processing operation upon an operand corresponding to an instruction decoded by the instruction decoder and storing results of the data processing operation. The operational unit is configured to perform a table write in response to a look up table initialization instruction by duplicating at least one data element from a source data register to create duplicated data elements, and writing the duplicated data elements to a specified location in a specified number of at least one table and a corresponding location in at least one other table.
A method includes receiving, by a peripheral device, a first connection request from a first central device; providing, by the peripheral device, a first indication of an anchor point time to the first central device before establishing a first wireless connection with the first central device; and responding, by the peripheral device, to the first connection request and establishing the first wireless connection using a first anchor point based on the first indication.
H04W 4/80 - Services utilisant la communication de courte portée, p. ex. la communication en champ proche, l'identification par radiofréquence ou la communication à faible consommation d’énergie
H04W 76/11 - Attribution ou utilisation d'identifiants de connexion
H04W 76/40 - Gestion de la connexion pour la distribution ou la diffusion sélective
A communication circuit includes network formation circuitry configured to establish a wireless network between a primary wireless transceiver and a secondary wireless transceiver. The communication circuit also includes data transfer circuitry configured to perform data transfers between the primary wireless transceiver and the secondary wireless transceiver. The communication circuit further includes resynchronization circuitry configured to resynchronize the secondary wireless transceiver with the established wireless network within a target time interval.
H04B 1/7156 - Dispositions pour la synchronisation des séquences
H04B 1/3805 - Émetteurs-récepteurs, c.-à-d. dispositifs dans lesquels l'émetteur et le récepteur forment un ensemble structural et dans lesquels au moins une partie est utilisée pour des fonctions d'émission et de réception avec des récepteurs auxiliaires intégrés
H04W 72/0453 - Ressources du domaine fréquentiel, p. ex. porteuses dans des AMDF [FDMA]
A method for interconnecting bond pads of semiconductor dies or devices with corresponding leads in a lead frame with printed conductive interconnects in lieu of bond wires and an apparatus resulting from the above method. More specifically, some examples include printing an insulating foundation path from bond-pads on a semiconductor die to leads of a lead frame to which the semiconductor die is attached. A foundation conductive trace is printed on top of the insulating foundation path from each bond pad on the die to a corresponding lead of the lead frame. Optionally, on top of the conductive trace, a cover insulating cover layer is applied on exposed portions of the conductive interconnects and the foundation insulating layer. Preferably, this can be the same material as foundation layer to fully adhere and blend into a monolithic structure, rather than separate layers. Optionally, a protective layer is then applied on the resulting apparatus.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
77.
POWER-SAVE MODE FOR FIXED-FREQUENCY DC-DC CONVERTER
In a circuit for DC-DC voltage converters, an amplifier has first and second inputs coupled to a reference voltage terminal and an output voltage terminal, respectively. A comparator has first and second inputs coupled to an amplifier output and a switching terminal, respectively. A logic circuit has inputs coupled to the comparator output and a clock terminal. A driver circuit has first and second inputs coupled to first and second logic outputs, respectively. A first transistor having a first control terminal coupled to the first driver output is coupled between a supply voltage terminal and the switching terminal. A second transistor is coupled between the switching terminal and a ground terminal, and has a second control terminal coupled to the second driver output. A threshold detection circuit is configured to provide a threshold signal responsive to a current through the second transistor crossing a current threshold.
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/00 - Détails d'appareils pour transformation
H03F 3/345 - Amplificateurs de courant continu dans lesquels tous les étages sont couplés en courant continu comportant uniquement des dispositifs à semi-conducteurs comportant des dispositifs à effet de champ
H03K 17/06 - Modifications pour assurer un état complètement conducteur
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
H03K 19/173 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion utilisant des éléments spécifiés utilisant des circuits logiques élémentaires comme composants
78.
METHODS AND APPARATUS TO CAPTURE SWITCH CHARGE INJECTIONS AND COMPARATOR KICKBACK EFFECTS
An example apparatus includes: controller circuitry configured to: provide switch signals to capacitive digital to analog converter (C-DAC) circuitry, the C-DAC circuitry including switches; configuring the switches into a third configuration begin an Auto Zero (AZ) phase with a third switch in a closed state; configuring the switches into a fourth configuration to repeat the transition of the third switch to the open state corresponding to a first configuration; configuring the switches into a fifth configuration to repeat the transition of a first switch and a second switch to the open state corresponding to a second configuration; configuring the switches into a sixth configuration to repeat the transition of the third switch to the closed state corresponding to a second configuration; and performing an AZ decision with the switches in the sixth configuration.
H03M 1/38 - Valeur analogique comparée à des valeurs de référence uniquement séquentiellement, p. ex. du type à approximations successives
H03M 1/06 - Compensation ou prévention continue de l'influence indésirable de paramètres physiques
H03M 1/08 - Compensation ou prévention continue de l'influence indésirable de paramètres physiques du bruit
H03M 1/16 - Conversion par étapes, avec pour chaque étape la mise en jeu de moyens de conversion identiques ou différents et délivrant plus d'un bit avec modification de l'échelle, c.-à-d. en changeant l'amplification entre les étapes
H03M 1/46 - Valeur analogique comparée à des valeurs de référence uniquement séquentiellement, p. ex. du type à approximations successives avec convertisseur numérique/analogique pour fournir des valeurs de référence au convertisseur
H03M 1/80 - Conversion simultanée utilisant des impédances pondérées
79.
COMMUNICATION INTERFACE WITH CALIBRATING DELAY CIRCUIT
In described examples, a device includes a transmitter, a receiver, and a control circuit. The transmitter transmits a clock signal, and the receiver receives a response signal. The control circuit is coupled to the transmitter and the receiver. The control circuit causes the transmitter to transmit a first clock signal with a first clock period, and to transmit a second clock signal with a second clock period greater than the first clock period. The control circuit determines whether a first pattern of a signal responsive to the first clock signal is the same as a second pattern of a signal responsive to the second clock period. If the patterns are the same, the control circuit delays the clock signal with a delay responsive to the first clock period to generate a delayed clock signal. The receiver samples response signals using the delayed clock signal during normal operation of the device.
H04L 7/00 - Dispositions pour synchroniser le récepteur avec l'émetteur
H04L 7/033 - Commande de vitesse ou de phase au moyen des signaux de code reçus, les signaux ne contenant aucune information de synchronisation particulière en utilisant les transitions du signal reçu pour commander la phase de moyens générateurs du signal de synchronisation, p. ex. en utilisant une boucle verrouillée en phase
80.
SYNCHRONIZED EXECUTION OF NEURAL NETWORK LAYERS IN MULTI-CORE ENVIRONMENTS
Disclosed herein are systems and methods for executing a neural network (NN) across multiple processing cores. In an example embodiment, a system includes processing circuitry comprising a first processing core and a second processing core, such that the second processing core is coupled to the first processing core. Prior to executing a current layer of the NN, the second processing core determines a synchronization status of the first processing core with respect to a previous layer of the NN. Next, the second processing core executes the current layer of the NN based on data computed by the first and second processing cores with respect to the previous layer of the NN. Upon executing the current layer of the NN, the second processing core updates the first processing core with a synchronization status of the second processing core with respect to the current layer of the NN.
Methods, apparatus, systems and articles of manufacture are disclosed for multi-banked victim cache with dual datapath. An example cache system includes a storage element that includes banks operable to store data, ports operable to receive memory operations in parallel, wherein each of the memory operations has a respective address, and a plurality of comparators coupled such that each of the comparators is coupled to a respective port of the ports and a respective bank of the banks and is operable to determine whether a respective address of a respective memory operation received by the respective port corresponds to the data stored in the respective bank.
G06F 12/128 - Commande de remplacement utilisant des algorithmes de remplacement adaptée aux systèmes de mémoires cache multidimensionnelles, p. ex. associatives d’ensemble, à plusieurs mémoires cache, multi-ensembles ou multi-niveaux
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache
G06F 12/0804 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mise à jour de la mémoire principale
G06F 12/0806 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0817 - Protocoles de cohérence de mémoire cache à l’aide de méthodes de répertoire
G06F 12/0853 - Mémoire cache avec matrices multiples d’étiquettes ou de données
G06F 12/0855 - Accès de mémoire cache en chevauchement, p. ex. pipeline
G06F 12/0864 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens pseudo-associatifs, p. ex. associatifs d’ensemble ou de hachage
G06F 12/0884 - Mode parallèle, p. ex. en parallèle avec la mémoire principale ou l’unité centrale [CPU]
G06F 12/0888 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant la mémorisation cache sélective, p. ex. la purge du cache
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/0895 - Mémoires cache caractérisées par leur organisation ou leur structure de parties de mémoires cache, p. ex. répertoire ou matrice d’étiquettes
G06F 12/0897 - Mémoires cache caractérisées par leur organisation ou leur structure avec plusieurs niveaux de hiérarchie de mémoire cache
G06F 12/1027 - Traduction d'adresses utilisant des moyens de traduction d’adresse associatifs ou pseudo-associatifs, p. ex. un répertoire de pages actives [TLB]
G06F 12/121 - Commande de remplacement utilisant des algorithmes de remplacement
G06F 12/126 - Commande de remplacement utilisant des algorithmes de remplacement avec maniement spécial des données, p. ex. priorité des données ou des instructions, erreurs de maniement ou repérage
G06F 12/127 - Commande de remplacement utilisant des algorithmes de remplacement avec maniement spécial des données, p. ex. priorité des données ou des instructions, erreurs de maniement ou repérage utilisant des algorithmes de remplacement supplémentaires
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
G06F 15/80 - Architectures de calculateurs universels à programmes enregistrés comprenant un ensemble d'unités de traitement à commande commune, p. ex. plusieurs processeurs de données à instruction unique
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p. ex. circuits de commande E/S de données, mémoires tampon de données E/S
G11C 7/22 - Circuits de synchronisation ou d'horloge pour la lecture-écriture [R-W]Générateurs ou gestion de signaux de commande pour la lecture-écriture [R-W]
G11C 29/42 - Dispositifs de vérification de réponse utilisant des codes correcteurs d'erreurs [ECC] ou un contrôle de parité
G11C 29/44 - Indication ou identification d'erreurs, p. ex. pour la réparation
82.
ENABLING DOWN LINK RECEPTION OF SYSTEM AND CONTROL INFORMATION FROM INTRA-FREQUENCY NEIGHBORS WITHOUT GAPS IN THE EVOLVED-UTRA SYSTEMS
Simplified communication between user equipment and a neighboring cell not the primary cell is achieved by restricting the transmission parameters, such as bandwidth, of the neighboring cell transmission and provision of a simplified secondary baseband processor in the user equipment.
H04L 27/26 - Systèmes utilisant des codes à fréquences multiples
H04L 5/00 - Dispositions destinées à permettre l'usage multiple de la voie de transmission
H04W 36/04 - Resélection d'une couche de cellules dans des cellules multicouches
H04W 48/12 - Distribution d'informations relatives aux restrictions d'accès ou aux accès, p. ex. distribution de données d'exploration utilisant un canal de commande descendant
An integrated circuit (IC) includes a tristatable output buffer having a control input. The IC includes an input buffer having a buffer output. The IC further includes a delay circuit having a delay circuit input, a first delay circuit output, and a second delay circuit output. The delay circuit input is coupled to the buffer output. The IC also includes a tristate circuit coupled to the first delay circuit output and to the second delay circuit output. The tristate circuit having a tristate circuit output coupled to the control input.
H03K 19/21 - Circuits OU EXCLUSIF, c.-à-d. donnant un signal de sortie si un signal n'existe qu'à une seule entréeCircuits à COÏNCIDENCES, c.-à-d. ne donnant un signal de sortie que si tous les signaux d'entrée sont identiques
A galvanic isolation capacitor device includes a semiconductor substrate and a PMD layer over the semiconductor substrate. The PMD layer has a first thickness. A lower metal plate is over the PMD layer and an ILD layer is on the lower metal plate; the ILD layer has a second thickness. A ratio of the first thickness to the second thickness is between about 1 and 1.55 inclusive. A first upper metal plate over the ILD layer has a first area and a second upper metal plate over the ILD layer has a second area; a ratio of the first area to the second area is greater than about 5. The galvanic isolation capacitor device can be part of a multi-chip module.
H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10D 89/60 - Dispositifs intégrés comprenant des dispositions pour la protection électrique ou thermique, p. ex. circuits de protection contre les décharges électrostatiques [ESD].
85.
CIRCUITS AND METHODS TO CALIBRATE MIRROR DISPLACEMENT
A method includes setting first and second capacitor plates of a capacitive structure to an initial displacement position; applying a known control voltage to at least one of the first and second capacitor plates to generate a first displacement; measuring a first capacitance of the capacitive structure at the first displacement; setting the first and second capacitor plates to a second displacement; measuring a second capacitance of the capacitive structure at the second displacement; determining the difference between the first and second capacitances to determine the difference between the first and second displacements; and adjusting the control voltage based on results of the determining operation.
G01B 7/06 - Dispositions pour la mesure caractérisées par l'utilisation de techniques électriques ou magnétiques pour mesurer la longueur, la largeur ou l'épaisseur pour mesurer l'épaisseur
G01B 7/14 - Dispositions pour la mesure caractérisées par l'utilisation de techniques électriques ou magnétiques pour mesurer la distance ou la marge entre des objets ou des ouvertures espacés
G01R 17/00 - Dispositions pour procéder aux mesures impliquant une comparaison avec une valeur de référence, p. ex. pont
G01R 27/26 - Mesure de l'inductance ou de la capacitanceMesure du facteur de qualité, p. ex. en utilisant la méthode par résonanceMesure de facteur de pertesMesure des constantes diélectriques
G01R 35/00 - Test ou étalonnage des appareils couverts par les autres groupes de la présente sous-classe
G02B 26/08 - Dispositifs ou dispositions optiques pour la commande de la lumière utilisant des éléments optiques mobiles ou déformables pour commander la direction de la lumière
86.
LINEAR APPROXIMATION OF A COMPLEX NUMBER MAGNITUDE
An example device includes a multiplexer configured to receive a first digital output value indicating whether a first inequality condition with respect to first and second input values is true or false, and a second digital output value indicating whether a second inequality condition with respect to the first and second input values is true or false. Such device further includes calculation circuitry coupled to the multiplexer and configured to receive the first and second input values and calculate an output value representative of a linear combination of the first and second input values as specified by a select signal that is based on the first and second digital output values.
G06F 7/48 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés
G06F 17/14 - Transformations de Fourier, de Walsh ou transformations d'espace analogues
H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
A short detection circuit includes a first transistor, a switched load circuit, a second transistor, a switched capacitor circuit, and a comparator. The first transistor is configured to conduct a load current. The switched load circuit is coupled to the first transistor. The switched load circuit is configured to switchably draw a test current. The second transistor is coupled to the first transistor. The second transistor is configured to conduct a sense current. The sense current includes first and second portions that are respectively representative of the load current and the test current. The switched capacitor circuit is coupled to the second transistor. The switched capacitor circuit is configured to generate a short detection voltage representative of the second portion. The comparator has a first comparator input coupled to the switched capacitor circuit. The comparator is configured to compare the short detection voltage to a short threshold voltage.
H02H 9/02 - Circuits de protection de sécurité pour limiter l'excès de courant ou de tension sans déconnexion sensibles à un excès de courant
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
A circuit for testing a DUT (device under test) includes an inductor coupled to a first switch, and the first switch is coupled to a second switch. The circuit includes a test module coupled to the first switch and the second switch. The test module includes a DUT. The circuit also includes a TVS (transient voltage suppressor) coupled to the second switch.
An example apparatus includes a first die having a first terminal. The apparatus includes a second die having a second terminal. The apparatus includes an isolation channel coupled between the first terminal of the first die and the second terminal of the second die. The apparatus includes control circuitry disposed on the first die, the control circuitry to cause transmission of a power signal over the isolation channel and at least one of cause transmission of a control data signal over the isolation channel or detect a feedback data signal over the isolation channel. Other examples are described.
A motor controller that is operable to control a motor includes drive current generation circuitry having an output coupled to the motor. The motor controller further includes a velocity control path. The velocity control path includes angular velocity estimation circuitry having an input adapted to be coupled to the motor, a velocity comparator having first input coupled to a target velocity input and a second input coupled to an output of the angular velocity estimation circuitry, and an adaptive velocity controller having a first input coupled to an output of the velocity comparator and having an output coupled to a first input of the drive current generation circuitry. The motor controller further includes controller parameter determination circuitry having a first input coupled to the output of the angular velocity estimation circuitry and having an output coupled to a second input of the adaptive velocity controller.
H02P 6/28 - Dispositions pour la commande du courant
H02P 6/182 - Dispositions de circuits pour détecter la position sans éléments séparés pour détecter la position utilisant la force contre-électromotrice dans les enroulements
91.
ADAPTIVE SPREAD-SPECTRUM MODULATION FOR DC/DC CONVERTERS
An apparatus includes a modulation control circuit and a modulated signal generation circuit. The modulation control circuit has a control output, the modulation control circuit configured to provide, at the control output, a control signal indicative of a frequency adjustment rate of a modulated signal. The modulated signal generation circuit has a control input and an output, the control input coupled to the control output, the modulated signal generation circuit configured to provide the modulated signal at the output and adjust a modulation frequency of the modulated signal at the modulation frequency adjust rate responsive to the control signal.
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/24 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques
92.
LATERALLY DIFFUSED METAL-OXIDE SEMICONDUCTOR (LDMOS) TRANSISTOR WITH INTEGRATED BACK-GATE
Described examples include an integrated circuit having a transistor with a first gate on a first gate insulating layer. The transistor also has second gate separated from the first gate by a gate gap. The integrated circuit also includes a channel well at the gate gap extending under the first gate and the second gate. The transistor has a first source in the channel adjacent to an edge of the first gate. The transistor having a second source formed in the channel adjacent to an edge of the second gate separated from the first source by a channel gap. The transistor has at least one back-gate contact, the at least one back-gate contact separated from the first gate by a first back-gate contact gap and separated from the second gate by a second back-gate contact gap.
H10D 62/83 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe IV, p. ex. Si dopé B ou Ge non dopé
H10D 64/27 - Électrodes ne transportant pas le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. grilles
H10D 64/62 - Électrodes couplées de manière ohmique à un semi-conducteur
A system includes a multi-core shared memory controller (MSMC). The MSMC includes a snoop filter bank, a cache tag bank, and a memory bank. The cache tag bank is connected to both the snoop filter bank and the memory bank. The MSMC further includes a first coherent slave interface connected to a data path that is connected to the snoop filter bank. The MSMC further includes a second coherent slave interface connected to the data path that is connected to the snoop filter bank. The MSMC further includes an external memory master interface connected to the cache tag bank and the memory bank. The system further includes a first processor package connected to the first coherent slave interface and a second processor package connected to the second coherent slave interface. The system further includes an external memory device connected to the external memory master interface.
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
G06F 9/48 - Lancement de programmes Commutation de programmes, p. ex. par interruption
G06F 9/50 - Allocation de ressources, p. ex. de l'unité centrale de traitement [UCT]
G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
G06F 12/0811 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec hiérarchies de mémoires cache multi-niveaux
G06F 12/0815 - Protocoles de cohérence de mémoire cache
G06F 12/0817 - Protocoles de cohérence de mémoire cache à l’aide de méthodes de répertoire
G06F 12/0831 - Protocoles de cohérence de mémoire cache à l’aide d’un schéma de bus, p. ex. avec moyen de contrôle ou de surveillance
G06F 12/084 - Systèmes de mémoire cache multi-utilisateurs, multiprocesseurs ou multitraitement avec mémoire cache partagée
G06F 12/0846 - Mémoire cache avec matrices multiples d’étiquettes ou de données accessibles simultanément
G06F 12/0855 - Accès de mémoire cache en chevauchement, p. ex. pipeline
G06F 12/0862 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec pré-lecture
G06F 12/0875 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache avec mémoire cache dédiée, p. ex. instruction ou pile
G06F 12/0891 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache utilisant des moyens d’effacement, d’invalidation ou de réinitialisation
G06F 12/1009 - Traduction d'adresses avec tables de pages, p. ex. structures de table de page
G06F 13/12 - Commande par programme pour dispositifs périphériques utilisant des matériels indépendants du processeur central, p. ex. canal ou processeur périphérique
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
H03M 13/01 - Hypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes
H03M 13/09 - Détection d'erreurs uniquement, p. ex. utilisant des codes de contrôle à redondance cyclique [CRC] ou un seul bit de parité
H03M 13/15 - Codes cycliques, c.-à-d. décalages cycliques de mots de code produisant d'autres mots de code, p. ex. codes définis par un générateur polynomial, codes de Bose-Chaudhuri-Hocquenghen [BCH]
H03M 13/27 - Codage, décodage ou conversion de code pour détecter ou corriger des erreursHypothèses de base sur la théorie du codageLimites de codageMéthodes d'évaluation de la probabilité d'erreurModèles de canauxSimulation ou test des codes utilisant des techniques d'entrelaçage
An apparatus comprises: a first oscillator circuit having a first terminal and a second terminal; a second oscillator circuit having a third terminal and a fourth terminal; a first circuit having a first positive input, a first negative input, a first positive output, and a first negative output, the first positive input coupled to the first terminal, the first negative input coupled to the second terminal, the first positive output coupled to the third terminal, and the first negative output coupled to the fourth terminal; and a second circuit having a second positive input, a second negative input, a second positive output, and a second negative output, the second positive input coupled to the fourth terminal, the second negative input coupled to the third terminal, the second positive output coupled to the first terminal, and the second negative output coupled to the second terminal.
H03B 5/32 - Production d'oscillation au moyen d'un amplificateur comportant un circuit de réaction entre sa sortie et son entrée l'élément déterminant la fréquence étant un résonateur électromécanique un résonateur piézo-électrique
G06F 1/04 - Génération ou distribution de signaux d'horloge ou de signaux dérivés directement de ceux-ci
95.
DETECTION OF DISPLAYPORT ALTERNATE MODE COMMUNICATION AND CONNECTOR PLUG ORIENTATION WITHOUT USE OF A POWER DISTRIBUTION CONTROLLER
This disclosure generally relates to USB TYPE-C, and, in particular, DISPLAYPORT Alternate Mode communication in a USB TYPE-C environment. In one embodiment, a device determines a DISPLAYPORT mode and determines an orientation of a USB TYPE-C connector plug. A multiplexer multiplexes a DISPLAYPORT transmission based in part on the determined orientation of the USB TYPE-C connector plug.
An electronic device includes: opposite first and second sides; opposite third and fourth sides; a molded package structure; a semiconductor die having a backside metal structure exposed outside the molded package structure along the second side; and conductive metal first leads along the third and fourth sides, each one of the first leads having a first portion and a second portion, the first portion having a side exposed outside the molded package structure along the first side, and the second portion enclosed by the molded package structure and spaced apart from the first side by a non-zero distance.
An integrated circuit (IC) including a capacitive HV isolation component and a method of fabrication thereof is disclosed. A SiN bilayer is disposed directly underneath a top electrode of the HV isolation component, where the SiN bilayer includes a top layer with a first RI formed over an underlying SiN layer having a second RI that is greater than the first RI.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
A method of fabricating an electronic device includes attaching a first side of a tape to a first side of a wafer and etching an opposite second side of the tape using a laser. The method includes planarizing an opposite second side of the wafer with the first side of the wafer attached to the first side of the tape, and separating a semiconductor die from the wafer after grinding the second side of the wafer.
H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
B23K 26/40 - Enlèvement de matière en tenant compte des propriétés du matériau à enlever
A circuit includes: multi-bit analog-to-digital conversion circuitry; an interpolation circuit; a filter; and a digital delta-sigma modulator. The multi-bit analog-to-digital conversion circuitry has a first terminal and a second terminal. The interpolation circuit has a first terminal and a second terminal. The first terminal of the interpolation circuit is coupled to the second terminal of the multi-bit analog-to-digital conversion circuitry. The filter has a first terminal and a second terminal. The first terminal of the filter is coupled to the second terminal of the interpolation circuit. The digital delta-sigma modulator has a first terminal and a second terminal. The first terminal of the digital delta-sigma modulator is coupled to the second terminal of the filter.
Analog-to-digital converter (ADC) circuitry including a delay domain ADC that outputs converted analog input data along with a delay domain clock. A clock delay driver outputs a digital domain clock, an early clock leading the digital domain clock signal, and a late clock lagging the digital domain clock. An output latch latches the ADC output by the digital domain clock signal. The circuitry includes a timing error detection circuit with inputs receiving the delay domain clock, the early clock, and the late clock. The timing error detection circuit outputs early and late fail flags responsive to detecting timing errors of the digital domain clock relative to the early and late clocks, respectively. Timing loop circuitry has an input coupled to the error flag output of the timing error detection circuitry, and an output coupled to a control input of the clock delay driver.
H03K 5/14 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de lignes à retard
H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
H03K 5/15 - Dispositions dans lesquelles des impulsions sont délivrées à plusieurs sorties à des instants différents, c.-à-d. distributeurs d'impulsions
brevets
