Abrégé

A method for manufacturing a semiconductor bonding structure is provided. The method includes forming a first semiconductor structure, forming a second semiconductor structure and hybrid bonding the first semiconductor structure and the second semiconductor structure. The step of forming the first semiconductor structure includes introducing boron into a first substrate to form an doped region in the first substrate, forming a first dielectric layer above the first substrate, and forming a first conductive pad in the first dielectric layer. The step of forming a second semiconductor structure includes forming a second dielectric layer above a second substrate, and forming a second conductive pad in the second dielectric layer. The first conductive pad is attached to the second conductive pad. The first dielectric layer is attached to the second dielectric layer.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

The invention provides a semiconductor structure with magnetic tunnel junction (MTJ) and inductor. The semiconductor structure comprising a substrate, a cell region and an inductor region defined on the substrate, a magnetic tunnel junction (MTJ) is located in the cell region, wherein the MTJ comprises a first MTJ material layer. And an inductor is located in the inductor region, wherein the inductor comprises a multi-layer structure, the multi-layer structure comprises at least one second MTJ material layer, wherein the material of the first MTJ material layer is the same as that of the second MTJ material layer, and viewed from a sectional view, the first MTJ material layer extends along a horizontal direction, and the second MTJ material layer comprises a horizontal part and two vertical parts, and the vertical part extends along a vertical direction.

Classes IPC  ?

• H10N 50/85 - Matériaux de la région active
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement

Abrégé

A semiconductor device and a method for manufacturing the same are provided. The semiconductor device includes a channel layer, a gate element on the channel layer, and source/drain elements at least partly embedded in the channel layer. The source/drain elements are on opposite sides of the gate element. The source/drain elements include a metal element and a lower silicide element between the metal element and the channel layer. The lower silicide element has a hydrogen content less than 2 at %.

Classes IPC  ?

• H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs
• H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p. ex. condensation
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/824 - Hétérojonctions comprenant uniquement des hétérojonctions de matériaux du groupe III-V, p. ex. des hétérojonctions GaN/AlGaN
• H10D 64/01 - Fabrication ou traitement
• H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
• H10D 64/62 - Électrodes couplées de manière ohmique à un semi-conducteur

Abrégé

A package structure includes a package substrate. Numerous leads penetrate the package substrate. A top plate is disposed on the package substrate. An extension component extends from the top plate to the package substrate. Four side plates are disposed between the package substrate and the top plate. A die is disposed on the package substrate. The die includes a first surface and a second surface, and the first surface and the second surface are opposite. The extension component is bonded to the first surface of the die through a thermal conductive adhesive. Numerous conductive terminals are disposed on the die and exposed through the first surface. Numerous wires are disposed on the package substrate. Each wire is connected to one of the leads and one of the conductive terminals.

Classes IPC  ?

• H01L 23/367 - Refroidissement facilité par la forme du dispositif
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/473 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température impliquant le transfert de chaleur par des fluides en circulation par une circulation de liquides
• H01L 23/498 - Connexions électriques sur des substrats isolants

Abrégé

An execution method and an execution system for a virtual meeting are provided. The execution method includes the following steps. A discussion item is received. The discussion item is compiled into a plurality of tasks. The tasks are distributed to a plurality of virtual agents. At least one analysis information is obtained by at least one of the virtual agents using an industrial data database. The industrial data database is built via an analytic AI model. At least one guidance information is obtained by at least one of the virtual agents using an industrial knowledge database. The industrial knowledge database is built via a generative AI model. If the analysis information and the guidance information meet the predetermined condition, the virtual expert compiles the analysis information and the guidance information into a recommendation report.

Classes IPC  ?

• H04L 51/02 - Messagerie d'utilisateur à utilisateur dans des réseaux à commutation de paquets, transmise selon des protocoles de stockage et de retransmission ou en temps réel, p. ex. courriel en utilisant des réactions automatiques ou la délégation par l’utilisateur, p. ex. des réponses automatiques ou des messages générés par un agent conversationnel
• G06F 3/04817 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] fondées sur des propriétés spécifiques de l’objet d’interaction affiché ou sur un environnement basé sur les métaphores, p. ex. interaction avec des éléments du bureau telles les fenêtres ou les icônes, ou avec l’aide d’un curseur changeant de comportement ou d’aspect utilisant des icônes

Abrégé

A semiconductor device includes a buried insulation layer, a semiconductor layer, an isolation structure, a recess, a first gate structure, and a first source/drain doped region. The semiconductor layer and the isolation structure are disposed on the buried insulation layer, and the semiconductor layer includes a first active region surrounded by the isolation structure. The recess is disposed in the first active region, and the first active region includes a first portion and a second portion. The first portion is located under the recess, the second portion is connected with the first portion, and a thickness of the second portion is greater than that of the first portion. The first gate structure is disposed on the first portion, the first source/drain doped region is disposed in the first active region, and the first source/drain doped region is partly disposed in the second portion and partly disposed in the first portion.

Classes IPC  ?

• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus

Abrégé

A MRAM device includes a memory stack structure having a bottom electrode, a magnetic tunneling junction (MTJ) on the bottom electrode, and a top electrode on the MTJ, wherein an upper portion of the top electrode comprises an arc-shaped recess. An interconnecting structure is disposed on the top electrode and filling the arc-shaped recess.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A method for fabricating a resistive random access memory (RRAM) includes the steps of first forming an interlayer dielectric (ILD) layer on a substrate, forming a first stop layer on the ILD layer, forming a recess in the first stop layer, forming a bottom electrode in the recess, forming a metal oxide layer on the bottom electrode, forming a top electrode on the metal oxide layer, patterning the top electrode and the metal oxide layer, and then forming a spacer adjacent to the top electrode and the metal oxide layer.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

A capacitor based on eFlash architecture is provided in the present invention, including a first word line, a second word line and a third word line on a substrate, a continuous first floating gate between the first word line and the second word line, a continuous second floating gate between the second word line and the third word line, multiple first contacts connected on the word lines and multiple second contacts connected on the floating gates, wherein the capacitor is in reflection symmetric with respect to the second word line.

Classes IPC  ?

• H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire

Abrégé

The invention provides a semiconductor structure including alignment marks, which comprises a substrate defining a peripheral region, a first gate structure located in the peripheral region on the substrate, wherein the first gate structure has a left boundary and a right boundary, a dielectric layer covers the first gate structure in the peripheral region, a first left slot contact groove located in the dielectric layer on the left side of the first gate structure, a first right slot contact groove located in the dielectric layer on the right side of the first gate structure, and a first gate opening exposing a left boundary and a right boundary of the first gate structure, a boundary of the first left slot contact groove and a boundary of the first right slot contact groove.

Classes IPC  ?

• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement

Abrégé

A semiconductor device includes a gate structure, two recesses and two epitaxial layers. The gate structure is disposed on a substrate. The two recesses are disposed in the substrate and at two sides of the gate structure. Each of the recesses includes a first inclined surface, a second inclined surface and a third inclined surface connected sequentially from bottom to top. The first inclined surface and the second inclined surface define a first tip structure therebetween. The second inclined surface and the third inclined surface define a second tip structure therebetween. The two epitaxial layers are respectively disposed in the two recesses.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/3065 - Gravure par plasmaGravure au moyen d'ions réactifs
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A wafer-to-wafer bonding structure includes a first wafer having a first bonding layer thereon, a first main pattern region, a first scribe lane surrounding the first main pattern region, and a first alignment cavity disposed in the first bonding layer within the first main pattern region; and a second wafer having a second bonding layer bonded to the first bonding layer, a second main pattern region, a second scribe lane surrounding the second main pattern region, and a second alignment cavity disposed in the second bonding layer within the second main pattern region.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

Abrégé

A layout design method including the following steps is provided. A dense pattern area, a loose pattern area, and a boundary of a layout layer are identified. The loose pattern area is adjacent to the dense pattern area. The boundary is located between the dense pattern area and the loose pattern area. The dense pattern area comprises a plurality of polygons, and the loose pattern area comprises at least one polygon. A step of increasing a pitch and a line width is performed on N polygons of the plurality of polygons of the dense pattern area closest to the boundary, wherein the N is an integer. The step of increasing the pitch and the line width is limited to not affecting a first connection between the layout layer and a lower layer, nor a second connection between the layout layer and an upper layer.

Classes IPC  ?

• G06F 30/392 - Conception de plans ou d’agencements, p. ex. partitionnement ou positionnement

Abrégé

A grinding method includes the following steps. Firstly, a dressing layer is formed on a semiconductor structure. Then, a grinding tool grinds the dressing layer and semiconductor structure.

Classes IPC  ?

• H01L 21/304 - Traitement mécanique, p. ex. meulage, polissage, coupe
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of first forming a spin orbit torque (SOT) layer on a substrate, forming a magnetic tunneling junction (MTJ) on the SOT layer, forming a first cap layer on the MTJ, and then performing a first oxidation process to form a first spacer adjacent to the MTJ. Preferably, a bottom surface of the first cap layer is lower than a bottom surface of the first spacer.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

A method for monitoring a machine includes: manufacturing products by at least one machine, and the machine includes a sensor used to detect first data of a parameter of the products during manufacturing the products. The first data of the parameter are transmitted to a monitoring system by the machine. A final upper warning line and a final lower warning line are established by the monitoring system to determine whether the parameter is abnormal. The steps for establishing the final upper warning line and the final lower warning line include: using the monitoring system to calculate a plurality of change amounts in the first data between seconds, and selecting a minimum change amount among the change amounts corresponding to each of the products. The minimum change amounts form a minimum change amount set, and a minimum value is selected as a resolution among the minimum change amount set.

Classes IPC  ?

• G05B 13/02 - Systèmes de commande adaptatifs, c.-à-d. systèmes se réglant eux-mêmes automatiquement pour obtenir un rendement optimal suivant un critère prédéterminé électriques

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a shallow trench isolation (STI) in a substrate, forming a first gate structure on the substrate and adjacent to the STI, forming a first doped region between the first gate structure and the STI, forming a second doped region between the first doped region and the first gate structure, forming a first contact plug on the first doped region, and then forming a second contact plug on the second doped region.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H10D 64/01 - Fabrication ou traitement

Abrégé

The invention provides a layout pattern of a semiconductor cell, which comprises a substrate with a first L-shaped MESA region and a second L-shaped MESA region, wherein the shapes of the first L-shaped MESA region and the second L-shaped MESA region are mutually inverted by 180 degrees, a first high electron mobility transistor (HEMT) and a second high electron mobility transistor are located on the first L-shaped MESA region, and a third high electron mobility transistor and a fourth high electron mobility transistor are located on the second L-shaped MESA region.

Classes IPC  ?

• H10D 89/10 - Schémas de dispositifs intégrés
• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 84/82 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement

Abrégé

A resistive random access memory and a method of forming the same are provided. The resistive random access memory includes a first electrode, a resistance switch layer located on the first electrode, a second electrode located on the resistance switch layer, and a plurality of nanoparticles located between the resistance switch layer and the second electrode.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A semiconductor device includes a substrate, a gate structure, a drain region and a source region. The substrate includes a first step structure. The first step structure includes a first step portion, a connecting portion and a second step portion arranged sequentially along a direction, and the second step portion is higher than the first step portion. The gate structure is disposed on the connecting portion. The drain region is disposed in the first step portion. The source region is disposed in the second step portion.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/302 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour changer leurs caractéristiques physiques de surface ou leur forme, p. ex. gravure, polissage, découpage
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

The application discloses a method and device for feature extraction of integrated circuit layouts and a non-transitory computer readable storage medium thereof. A circuit pattern layout file to be implemented on a semiconductor wafer is obtained from a memory. Data preparation and preprocessing is performed on the circuit pattern layout file. A deep learning model is established and trained. Transfer learning and model fusion are performed on the deep learning model. The deep learning model is used to perform image segmentation and feature extraction on the circuit pattern layout file to extract a plurality of features. Density parameters and total perimeter parameters of the plurality of features are calculated.

Classes IPC  ?

• G06F 30/392 - Conception de plans ou d’agencements, p. ex. partitionnement ou positionnement

Abrégé

A semiconductor structure includes a substrate and a memory element. The memory element is disposed on the substrate and includes a floating gate, a tunnel dielectric layer, a control gate structure, an inter-gate oxide layer, an erase gate, and a word line. The floating gate is disposed on the substrate. The tunnel dielectric layer is disposed between the floating gate and the substrate. The control gate structure is disposed on the floating gate. The control gate structure includes a high-k dielectric layer and a metal gate, and a width of a top portion of the control gate structure is greater than a width of a bottom portion of the control gate structure. The inter-gate oxide layer is disposed between the floating gate and the control gate structure. The erase gate is disposed on one side of the floating gate. The word line is disposed on the other side of the floating gate. A manufacturing method of a semiconductor structure is also provided.

Classes IPC  ?

• H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H10B 41/42 - Fabrication simultanée de périphérie et de cellules de mémoire

Abrégé

The application discloses a random number generation circuit and method. The random number generation circuit includes: a magnetic tunnel junction (MTJ) including a first terminal and a second terminal; a first inverter including an input terminal receiving a clock signal, and an output terminal; a second inverter including an input terminal receiving the clock signal, and an output terminal coupled to the first terminal of the magnetic tunnel junction; and a third inverter including an input terminal coupled to the output terminal of the first inverter, and an output terminal coupled to the second terminal of the magnetic tunnel junction.

Classes IPC  ?

• G06F 7/58 - Générateurs de nombres aléatoires ou pseudo-aléatoires
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

A semiconductor test structure includes a substrate, a first gate structure and a second gate structure, a first conductive layer and an air gap. The first gate structure and the second gate structure are stacked on the substrate along a first direction, extend along a second direction and are spaced apart from each other along a third direction. The first conductive layer is stacked on the substrate and includes a first electrode and a second electrode. The first electrode extends along the second direction, and at least a portion of the second electrode extends along the second direction. A region of the air gap projected on the substrate along the first direction is between regions of the first gate structure and the second gate structure projected on the substrate along the first direction.

Classes IPC  ?

• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement

Abrégé

A method for fabricating semiconductor device includes the steps of first forming a gate structure on a substrate and an interlayer dielectric (ILD) layer around the gate structure, transforming the gate structure into a metal gate, forming a hard mask on the metal gate, forming a mask layer on the hard mask as the mask layer includes a first opening directly on the metal gate, forming an inter-metal dielectric (IMD) layer on the mask layer, removing the IMD layer and the mask layer to form a second opening, and then forming a metal layer in the second opening for forming a contact plug. Preferably, the contact plug includes a step profile.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a channel structure on a substrate as the channel structure includes first semiconductor layers and second semiconductor layers alternately disposed over one another, forming a channel extension portion adjacent to the channel structure, forming a first gate structure on the channel structure and the channel extension portion, and then forming a first source/drain structure adjacent to the first gate structure.

Classes IPC  ?

• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 29/786 - Transistors à couche mince

Abrégé

A method for fabricating semiconductor device includes the steps of first providing a first wafer and a second wafer, performing a first dicing process to separate the first wafer into first dies, bonding the first dies onto the second wafer, forming a first molding layer around the first dies, forming first bumps on the first dies, performing a second dicing process to separate the second wafer for forming second dies, and then bonding the first dies onto a third wafer.

Classes IPC  ?

• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension

Abrégé

A method for fabricating a semiconductor device includes the steps of first forming a shallow trench isolation (STI) in a substrate, forming a first gate structure on the substrate and adjacent to the STI, forming a first doped region between the first gate structure and the STI, forming a second doped region between the first doped region and the first gate structure, forming a first contact plug on the first doped region, and then forming a second contact plug on the second doped region.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H10D 64/01 - Fabrication ou traitement

Abrégé

The present disclosure provides, the semiconductor device includes a substrate, a first transistor, a capacitor, and two first plugs. The substrate has a high-voltage region and a capacitor region. The first transistor is disposed in the high-voltage region, and includes a first gate dielectric layer, a first gate electrode, and a first capping layer. The capacitor is disposed in the capacitor region and includes a second gate electrode, a second capping layer, a dielectric layer, and a conductive layer. The two first plugs are disposed on the capacitor, wherein one of the two first plugs penetrates through the second capping layer to directly contact the second gate electrode, and another one of the two first plugs directly contacts the conductive layer.

Classes IPC  ?

• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

A method for fabricating semiconductor device includes the steps of: forming a first magnetic tunneling junction (MTJ) on a substrate; forming a first ultra low-k (ULK) dielectric layer on the first MTJ; performing a first etching process to remove part of the first ULK dielectric layer and form a damaged layer on the first ULK dielectric layer; and forming a second ULK dielectric layer on the damaged layer.

Classes IPC  ?

• H10N 50/10 - Dispositifs magnéto-résistifs
• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H10N 35/01 - Fabrication ou traitement
• H10N 50/80 - Détails de structure

Abrégé

A method for fabricating semiconductor device includes the steps of first providing a stack structure having a shallow trench isolation (STI) under a first substrate, a contact etch stop layer (CESL) under the STI, an interlayer dielectric (ILD) layer under the CESL, and a first metal interconnection under the ILD layer and then forming a second metal interconnection penetrating through the first substrate, the STI, the CESL, and the ILD layer to contact the first metal interconnection and a liner adjacent to a sidewall of the second metal interconnection.

Classes IPC  ?

• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans la sous-classe

Abrégé

A semiconductor memory device includes device lines comprising a select gate (SG) line, a control gate (CG) line, an erase gate (EG) line, and a source line elongated in parallel along a first direction. The CG line is disposed between the EG line and the SG line, and the source line underlies the EG line in the substrate. The plurality of device lines defines memory cells and at least one strap cell between the memory cells spaced along lengths of the device lines. Bit line (BL) contacts are electrically connected to drain doped regions of the memory cells respectively. The drain doped regions is adjacent to the SG line. At least one source line contact is electrically connected to a diffusion region of the strap cell under the SG line. The EG line continuously passes through the strap cell.

Classes IPC  ?

• H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
• G11C 16/24 - Circuits de commande de lignes de bits
• G11C 16/28 - Circuits de détection ou de lectureCircuits de sortie de données utilisant des cellules de détection différentielle ou des cellules de référence, p. ex. des cellules factices

Abrégé

A semiconductor device includes a substrate having a logic circuit region and a peripheral circuit region thereon, a dielectric layer on the substrate; a first gate trench in the dielectric layer within the logic circuit region, a second gate trench in the dielectric layer within the peripheral circuit region, a first replacement gate structure in the first gate trench, and a second replacement gate structure in the second gate trench. The second replacement gate structure includes a T-shaped second central bulk metal layer completely covers a top surface of a second gate dielectric layer and a second work function metal layer, and a second mask layer capping an upper portion of the second central bulk metal layer.

Classes IPC  ?

• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

The invention provides a static random access memory, which comprises at least a first pull-up transistor (PU1), a first pull-down transistor (PD1), a second pull-up transistor (PU2), a second pull-down transistor (PD2), a first access transistor (PG1), a second access transistor (PG2), a first read port transistor (RPD) and a second read port transistor (RPD). The gate structures of the first pull-down transistor (PD1), the second pull-down transistor (PD2), the first access transistor (PG1) and the second access transistor (PG2) each include a P type work function metal layer, and an N type work function metal layer is located on the P type work function metal layer. The invention provides a static random access memory with low leakage current.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A MRAM circuit is provided in the present invention, wherein each memory cell includes a first transistor with a first gate, a first source and a first drain and the first gate is connected to a first word line, a second transistor with a second gate, a second source and a second drain and the second gate is connected to a second word line, and the second source and the second drain are connected respectively with the first source and the first drain, a first MTJ with one terminal connected to the first drain and the second drain and another terminal connected to a first bit line, and a second MTJ with one terminal connected to the first drain and the second drain and another terminal connected to a second bit line, and a source line connected to the first source and the second source.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

Provided are an interconnection structure and a method of forming the same. The interconnection structure includes a substrate, including a lower voltage device region and a higher voltage device region; a first dielectric layer, located on the substrate in the lower voltage device region and the higher voltage device region; an under-layer interconnection structure, located in the first dielectric layer in the lower voltage device region and the higher voltage device region; a second dielectric layer, located on the first dielectric layer in the lower voltage device region and the higher voltage device region; a first via plug and a first metal layer, located in the second dielectric layer in the lower voltage device region; and a U-shaped high k (dielectric constant) layer and a second metal layer, located in the second dielectric layer in the higher voltage device region.

Classes IPC  ?

• H01L 23/528 - Configuration de la structure d'interconnexion
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H01L 27/00 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun

Abrégé

A resistive random access memory and a method of forming the same are provided. The resistive random access memory includes a first electrode embedded in a first dielectric layer and having a curved convex top surface, a resistance switch layer on the curved convex top surface of the first electrode, and a second electrode on the resistance switch layer.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A semiconductor device includes a substrate, a first dielectric layer, a second dielectric layer and a capping stop layer. The substrate includes a memory region and a logic region, wherein the memory region includes a memory array. The first dielectric layer covers the memory region; the second dielectric layer covers the logic region. The capping stop layer is disposed above the first dielectric layer and having a capping pattern at least covering a boundary between the memory region and the logic region.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]

Abrégé

A bipolar junction transistor includes an emitter region, a base region, a collector region and a plurality of fin structures. The emitter region is disposed on a substrate. The base region surrounds the emitter region. The collector region surrounds the base region. The plurality of fin structures are disposed in the base region and surround the emitter region, and the plurality of fin structures fixedly extend along a direction and parallel to each other.

Classes IPC  ?

• H01L 29/73 - Transistors bipolaires à jonction
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

An LDMOS includes a substrate. A lateral direction is parallel to a top surface of the substrate, and a metal gate is disposed on the substrate. The metal gate includes a first side, a second side and a bottom. The first side and the second side are opposite to each other. A source is disposed in the substrate and at the first side, and a drain is disposed in the substrate at the second side. A composite structure covers the first side, the second side and the bottom. The composite structure extends along the lateral direction from the second side to the drain. The composite structure includes a high dielectric material layer, a first work function layer and a second work function layer.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A middle voltage transistor with a fin structure includes a substrate. A fin structure protrudes from a surface of the substrate. A gate structure crosses the fin structure. A source is disposed at one side of the gate structure and embedded in the fin structure, and a drain is disposed at the other side of the gate structure and embedded in the fin structure. A second deep trench isolation is embedded in the substrate and adjacent to the source and drain. An isolation structure is embedded in the fin structure below the gate structure. The isolation structure includes a first deep trench isolation and a first shallow trench isolation extending from a sidewall of the first deep trench isolation toward the source.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/762 - Régions diélectriques
• H01L 21/8234 - Technologie MIS
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter

Abrégé

The invention provides an overlay mark, which comprises four sub-overlay marks, which together form an overlay mark, wherein each sub-overlay mark comprises a substrate and defines an inner region and an outer region, a plurality of first mandrel structures located in the inner region and a plurality of second mandrel structures located in the outer region, wherein the first mandrel structures are arranged in parallel with each other, and the second mandrel structures are also arranged in parallel with each other, and a plurality of strip-shaped mask layers are located in the inner region, wherein both sides of any first mandrel structure comprise a strip-shaped mask layer respectively. In addition, the invention also provides an overlay method of the semiconductor structure using the overlay mark.

Classes IPC  ?

• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
• G03F 1/44 - Aspects liés au test ou à la mesure, p. ex. motifs de grille, contrôleurs de focus, échelles en dents de scie ou échelles à encoches
• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test

Abrégé

A magnetic random access memory structure includes a first dielectric layer; a bottom electrode layer disposed on the first dielectric layer; a spin orbit coupling layer disposed on the bottom electrode layer; a magnetic tunneling junction (MTJ) element disposed on the spin orbit coupling layer; a top electrode layer disposed on the MTJ element; a protective layer surrounding the MTJ element and the top electrode layer, and the protective layer masking the spin orbit coupling layer; a mask layer surrounding the protective layer; and a spacer layer surrounding the mask layer and the protective layer.

Classes IPC  ?

• H10N 50/10 - Dispositifs magnéto-résistifs
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 23/528 - Configuration de la structure d'interconnexion
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/80 - Détails de structure

Abrégé

The invention provides a layout pattern of a semiconductor structure, which comprises a plurality of SOT (spin-orbit torque) layers arranged in an array and located on a dielectric layer, wherein two contact plug structures are connected below each SOT layer, and a plurality of MTJ (magnetic tunnel junction) structures are arranged in an array, each MTJ structure is located on each SOT layer, wherein each SOT layer comprises one MTJ structure disposed thereon. And a plurality of dummy MTJ structures located between the MTJ structures, wherein the shape of each dummy MTJ structure is different from the shape of each MTJ structure.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of first forming a spin orbit torque (SOT) layer on a substrate, forming a magnetic tunneling junction (MTJ) on the SOT layer, forming a first cap layer adjacent to the MTJ, and then forming a second cap layer adjacent to the first cap layer. Preferably, a top surface of the second cap layer is lower than a top surface of the first cap layer.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G01R 33/09 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs magnéto-résistifs
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/20 - Dispositifs à courant commandé à polarisation de spin

Abrégé

A semiconductor device includes a first fin structure, an insulating structure and a gate structure. The first fin structure is disposed on a substrate. The insulating structure is disposed on the substrate and surrounding the first fin structure. The gate structure is disposed on the first fin structure. The gate structure includes a first extending portion disposed between the first fin structure and the insulating structure.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 21/8234 - Technologie MIS
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter

Abrégé

A MEMS microphone is provided. The MEMS microphone includes a substrate, a membrane, and a backplate. The substrate is with a cavity. The membrane is disposed on the substrate across the cavity. The backplate is disposed over the membrane and separated from the membrane by an air gap. The membrane has a corrugation. The backplate has a portion corresponding to and directly above the corrugation. A step height of the portion is equal to or less than 20% of a step height of the corrugation.

Classes IPC  ?

• B81B 3/00 - Dispositifs comportant des éléments flexibles ou déformables, p. ex. comportant des membranes ou des lamelles élastiques
• B81C 1/00 - Fabrication ou traitement de dispositifs ou de systèmes dans ou sur un substrat
• H04R 7/14 - Membranes non planes ou cônes ondulées, plissées ou nervurées

Abrégé

A resistive memory cell includes a substrate, a bottom electrode layer disposed on the substrate, a switching layer disposed on the bottom electrode layer, and a top electrode layer disposed on the switching layer. The switching layer includes a localized doped region. The localized doped region has a composition that is different from a composition of the switching layer outside the localized doped region.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

A manufacturing method of a semiconductor structure includes the following steps. A silicon substrate is provided, and a patterning process is performed to the silicon substrate for forming first trenches in the silicon substrate. A part of the silicon substrate is patterned to be a first fin-shaped structure located between two of the first trenches adjacent to each other in a horizontal direction by the patterning process, and a top corner of the first fin-shaped structure protrudes outwards in the horizontal direction. An oxidation process is performed to the first fin-shaped structure, and a part of the first fin-shaped structure is oxidized to be an oxide layer by the oxidation process. A removing process is performed for removing the oxide layer, and the top corner of the first fin-shaped structure becomes a curved sidewall via the oxidation process and the removing process.

Classes IPC  ?

• H01L 29/94 - Dispositifs à métal-isolant-semi-conducteur, p.ex. MOS
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

A capacitor structure includes a substrate; a bottom electrode layer disposed on the substrate; a capacitor dielectric layer disposed on the bottom electrode layer; a first top electrode layer disposed on the capacitor dielectric layer; a second top electrode layer disposed on the capacitor dielectric layer and spaced apart from the first top electrode layer, wherein a trench is formed between a first sidewall of the first top electrode layer and a second sidewall of the second top electrode layer; a protection layer covering the first sidewall of the first top electrode layer and the second sidewall of the second top electrode layer; and an etch stop layer conformally covering the first top electrode layer, the second top electrode layer, the protection layer, and the capacitor dielectric layer at the bottom of the trench.

Classes IPC  ?

• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H10D 1/00 - Résistances, Condensateurs, Inducteurs

Abrégé

The invention provides a semiconductor structure, which comprises a substrate, an oxide layer located on a surface of the substrate, a gate electrode located on the substrate and partially contacting the substrate, a first field plate located on the oxide layer, a first dielectric layer covering the gate electrode, a second dielectric layer located on the first dielectric layer, a second field plate located between the first dielectric layer and the second dielectric layer, and a third field plate located on the second dielectric layer, wherein a horizontal position of the second field plate is located between a horizontal position of the first field plate and a horizontal position of the third field plate when viewed from a sectional view.

Classes IPC  ?

• H01L 29/40 - Electrodes
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A wafer processing method is disclosed. A second wafer is bonded to a first wafer. The rear surface of the second wafer is subjected to a first grinding process, thereby thinning the second wafer to a first thickness. A sacrificial layer is formed on the rear surface of the second wafer. A one-step wafer edge trimming process is then performed to remove an outer edge region of the sacrificial layer and the second wafer in one-step cut using a blade. The sacrificial layer is removed from the rear surface of the second wafer.

Classes IPC  ?

• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/18 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives les dispositifs ayant des barrières de potentiel, p. ex. une jonction PN, une région d'appauvrissement ou une région de concentration de porteurs de charges les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV du tableau périodique, ou des composés AIIIBV, avec ou sans impuretés, p. ex. des matériaux de dopage

Abrégé

A MRAM layout is provided in the present invention, wherein each memory cell includes a first word line, a third word line and a second word line spaced apart on a substrate in order and extending in a first direction over active areas, a first MTJ in BEOL metal layers with one terminal connected to a second active area and another terminal connected to a first bit line, a second MTJ in the BEOL metal layer with one terminal connected to a third active area and another terminal connected to a second bit line, wherein the first bit line and the second bit line are in different metal levels of the BEOL metal layer, and a source line is connected to a first active area and a fourth active area.

Classes IPC  ?

• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

A magnetoresistive random access memory device includes a bottom electrode, a spin orbit torque layer, a magnetic tunneling junction and a top electrode. The spin orbit torque layer is disposed on the bottom electrode. The magnetic tunneling junction is disposed on the spin orbit torque layer. The top electrode is disposed on the magnetic tunneling junction.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A transistor structure including the following components. An isolation structure defines an active region in a substrate. The isolation structure has a first recess and a second recess located on two sides of the active region. The first recess and the second recess respectively expose a first sidewall and a second sidewall of the substrate in the active region. A first epitaxial layer and a second epitaxial layer are respectively located on the first sidewall and the second sidewall. The first epitaxial layer is located in the first recess and is located on the isolation structure. The second epitaxial layer is located in the second recess and is located on the isolation structure. A gate dielectric layer is located on the substrate, the first epitaxial layer, and the second epitaxial layer. A gate electrode is located on the gate dielectric layer.

Classes IPC  ?

• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus

Abrégé

A semiconductor device includes a gate structure on a substrate, a contact etch stop layer (CESL) on the gate structure, an interlayer dielectric (ILD) layer on the CESL, a first contact plug in the ILD layer and adjacent to the gate structure, a first stop layer on the ILD layer, an inter-metal dielectric (IMD) layer on the first stop layer, a first metal interconnection in the IMD layer, and an air gap around the gate structure and exposing the CESL and the first metal interconnection.

Classes IPC  ?

• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées

Abrégé

A method for fabricating a semiconductor device includes the steps of first providing a wafer, forming a scribe line on a front side of the wafer, performing a plasma dicing process to dice the wafer along the scribe line without separating the wafer completely, performing a laminating process to form a tape on the front side of the wafer, performing a grinding process on a backside of the wafer, and then performing an expanding process to divide the wafer into chips.

Classes IPC  ?

• H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs

Abrégé

The present disclosure provides a fabricating method of a high electron mobility transistor device, including a substrate, a nucleation layer, a buffer layer, an active layer and a gate electrode. The nucleation layer is disposed on the substrate, and the buffer layer is disposed on the nucleation layer, wherein the buffer layer includes a first superlattice layer having at least two heteromaterials alternately arranged in a horizontal direction, and a second superlattice layer having at least two heteromaterials vertically stacked along a vertical direction. The at least two heteromaterials stack at least once within the second superlattice layer. The active layer is disposed on the buffer layer, and the gate electrode is disposed on the active layer.

Classes IPC  ?

• H10D 62/815 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux de structures présentant des effets de confinement quantique, p. ex. des puits quantiques uniquesCorps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux de structures présentant une variation de potentiel périodique ou quasi-périodique de structures présentant une variation périodique ou quasi-périodique de potentiel, p. ex. super-réseaux ou puits quantiques multiples [MQW]
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/306 - Traitement chimique ou électrique, p. ex. gravure électrolytique
• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/824 - Hétérojonctions comprenant uniquement des hétérojonctions de matériaux du groupe III-V, p. ex. des hétérojonctions GaN/AlGaN
• H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs

Abrégé

A pulse signal generator system for a magnetoresistive random access memory includes a delay chain circuit, a NAND gate, an amplitude tunable inverter, and a memory array. The delay chain circuit is used to receive an input signal and generate a delayed output signal. The NAND gate is coupled to the delay chain circuit. The NAND gate includes a first input terminal for receiving the input signal, a second input terminal for receiving the delayed output signal, and an output terminal for outputting a first pulse signal. The amplitude tunable inverter is coupled to the NAND gate. The amplitude tunable inverter includes an input terminal for receiving the first pulse signal, and an output terminal for outputting a second pulse signal. The memory array is coupled to the amplitude tunable inverter.

Classes IPC  ?

• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin

Abrégé

A semiconductor structure and a method for forming the same are provided. The semiconductor structure includes a substrate, a gate structure disposed on the substrate, and a source/drain disposed in the substrate at opposite sides of the gate structure. The gate structure includes a gate dielectric layer disposed on the substrate, a gate electrode disposed on the gate dielectric layer, first gate spacers disposed on opposite sidewalls of the gate electrode, and second gate spacers disposed on the first gate spacers. The first gate spacer each include a first spacer layer on the sidewall, a second spacer layer on the first spacer layer, and a third spacer layer on the second spacer layer. The second spacer layer and the third spacer layer each include a first portion extending along the sidewall and a second portion extending in a direction from the gate electrode to the source/drain.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus

Abrégé

A semiconductor structure includes a substrate with a plurality of fins, a first well, and a second well in the substrate. The plurality of fins partially overlaps the first well and partially overlaps the second well. An epitaxial source region is arranged on the plurality of fins in the first well, and an epitaxial drain region is arranged on the plurality of fins in the second well. A gate is arranged on the plurality of fins between the epitaxial source region and the epitaxial drain region. A trench isolation region is disposed in the second well between the gate and the epitaxial drain region. A slot contact is disposed on the trench isolation region.

Classes IPC  ?

• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/40 - Electrodes
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter

Abrégé

A semiconductor device including a resistor and a capacitor is provided. The capacitor includes a top electrode and a bottom electrode. The semiconductor device further includes a substrate, a first well, at least two doped regions, at least one gate and at least one oxide layer. The substrate serves as the bottom electrode of the capacitor. The first well is disposed in the substrate. The doped regions are disposed in the first well and are connected to the ground. The gate is disposed in the substrate and serves as the resistor and the top electrode of the capacitor. The oxide layer is disposed between the gate and the substrate.

Classes IPC  ?

• H01L 29/94 - Dispositifs à métal-isolant-semi-conducteur, p.ex. MOS
• H01L 29/43 - Electrodes caractérisées par les matériaux dont elles sont constituées
• H03F 3/04 - Amplificateurs comportant comme éléments d'amplification uniquement des tubes à décharge ou uniquement des dispositifs à semi-conducteurs comportant uniquement des dispositifs à semi-conducteurs

Abrégé

An MIM capacitor structure includes a dielectric layer. An MIM capacitor body is disposed on the dielectric layer. The MIM capacitor body includes a first electrode and a second electrode stacked alternately and a capacitor dielectric layer disposed between the first electrode and the second electrode. The first electrode has a first extension part extending out from the MIM capacitor body. The second electrode has a second extension part extending out from the MIM capacitor body. The first extension part includes a first aluminum-containing material layer. The second extension part includes a second aluminum-containing material layer. A first conductive plug penetrates the first extension part, wherein the first conductive plug has a first arc which is concave toward the first aluminum-containing material layer. A second conductive plug penetrates the second extension part, wherein the second conductive plug has a second arc which is concave toward the second aluminum-containing material layer.

Classes IPC  ?

• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 23/528 - Configuration de la structure d'interconnexion
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux

Abrégé

The invention provides a semiconductor structure, the semiconductor structure includes a substrate, two shallow trench isolation structures are located in the substrate, a first region, a second region and a third region are defined between the two shallow trench isolation structures, the second region is located between the first region and the third region. Two thick oxide layers are respectively located in the first region and the third region and directly contact the two shallow trench isolation structures respectively, and a thin oxide layer is located in the second region, the thickness of the thick oxide layer in the first region is greater than that of the thin oxide layer in the second region.

Classes IPC  ?

• H10D 64/27 - Électrodes ne transportant pas le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. grilles
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/762 - Régions diélectriques
• H10D 30/01 - Fabrication ou traitement
• H10D 30/60 - Transistors à effet de champ à grille isolée [IGFET]
• H10D 64/01 - Fabrication ou traitement

Abrégé

A method for fabricating a static random access memory (SRAM) includes the steps of forming a first fin-shaped structure for a first pull-down (PD) transistor on a substrate, forming a second fin-shaped structure for a second PD transistor on the substrate, forming a third fin-shaped structure for a first pass gate (PG) transistor on the substrate, and forming a fourth fin-shaped structure for a second PG transistor on the substrate. Preferably, the first fin-shaped structure and the second fin-shaped structure include a first recess therebetween and the third fin-shaped structure and the fourth fin-shaped structure include no recess therebetween.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A semiconductor device includes a magnetic tunneling junction (MTJ) on a substrate, a first spin orbit torque (SOT) layer on the MTJ, a spacer adjacent to the MTJ and the first SOT layer, and a second SOT layer on the first SOT layer. Preferably, the first SOT layer and the second SOT layer are made of same material.

Classes IPC  ?

• H10N 52/01 - Fabrication ou traitement
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 52/00 - Dispositifs à effet Hall
• H10N 52/80 - Détails de structure

Abrégé

Disclosed is a semiconductor structure including a substrate, a capacitor structure, an interlayer dielectric, a contact, a protective layer, and a conductive hole. The capacitor structure is disposed in the substrate. The interlayer dielectric is disposed on the substrate, and exposes a portion of the capacitor structure. The contact is disposed in the interlayer dielectric, and is electrically connected to the capacitor structure. The protective layer is disposed on the interlayer dielectric, and covers the contact. The conductive hole penetrates the protective layer and the interlayer dielectric. A top surface of the conductive hole is higher than a top surface of the contact. A manufacturing method of a semiconductor structure is also provided.

Classes IPC  ?

• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes

Abrégé

A wafer processing method is disclosed. A second wafer is bonded to a first wafer. An undercut region is formed along the periphery of a front surface of the second wafer. A grinding process is performed on a back surface of the second wafer, thereby thinning the second wafer to a predetermined thickness.

Classes IPC  ?

• H01L 21/268 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée les radiations étant électromagnétiques, p. ex. des rayons laser
• H01L 21/304 - Traitement mécanique, p. ex. meulage, polissage, coupe
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of first forming a spin orbit torque (SOT) layer on a substrate, forming a magnetic tunneling junction (MTJ) on the SOT layer, and then forming a first cap layer on the MTJ and the SOT layer. Preferably, a first angle included by a top surface of the SOT layer and a top surface of the first cap layer includes an acute angle.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G01R 33/09 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs magnéto-résistifs
• H10N 50/01 - Fabrication ou traitement
• H10N 50/20 - Dispositifs à courant commandé à polarisation de spin

Abrégé

A structure with a high voltage transistor, a middle voltage transistor and a low voltage transistor includes a substrate. The substrate includes a high voltage region, a middle voltage region and a low voltage region. A high voltage transistor is disposed within in the high voltage region. The high voltage transistor includes a first gate dielectric layer embedded in the substrate, and a first gate structure disposed on the first gate dielectric layer. A middle voltage transistor is disposed in the middle voltage region. The middle voltage transistor includes a second gate dielectric layer embedded in the substrate. A second gate structure is disposed on the second gate dielectric layer, wherein a thickness of the second gate structure is greater than a thickness of the first gate structure.

Classes IPC  ?

• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 21/8234 - Technologie MIS
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter

Abrégé

A semiconductor structure with an acute angle includes a semiconductor substrate. A first isolation layer covers and contacts the semiconductor substrate. A first conductive element is disposed on the first isolation layer. The first conductive element includes a bottom surface and a sidewall. The bottom surface contacts the first isolation layer. An acute angle is formed between the bottom surface and the sidewall, and the acute angle has a tip. A second conductive element is disposed on one side of the first conductive element, wherein the tip pointing toward the second conductive element. An extension surface extends from the bottom surface of the first conductive element, and the extension surface intersects with the second conductive element. A second isolation layer sandwiched between the first conductive element and the second conductive element.

Classes IPC  ?

• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

The invention provides a semiconductor structure comprising a thin film resistor layer, which comprises a metal gate, wherein the metal gate comprises a titanium nitride layer, a titanium layer and an aluminum layer stacked from bottom to top, wherein the ratio of the thickness of the aluminum layer to the thickness of the titanium layer is greater than 0.66, and a thin film resistor layer is located in a dielectric layer directly above the metal gate, wherein at least a part of the thin film resistor layer and the metal gate are overlapped from a top view. The invention has the function of reducing the probability of copper extrusion in the P-type gate structure and improving the quality of semiconductor devices.

Classes IPC  ?

• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/8234 - Technologie MIS
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A method for forming a semiconductor structure for wafer level bonding includes the steps of forming a bonding dielectric layer on a substrate, forming an opening in the bonding dielectric layer, wherein an bottom angle between a sidewall and a bottom surface of the opening is smaller than 90 degrees, forming a conductive material layer on the bonding dielectric layer and filling the opening, and performing a chemical mechanical polishing process to remove the conductive material layer outside the opening, thereby forming a bonding pad in the opening.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

A semiconductor device includes a fin-shaped structure on a substrate, a gate structure on the fin-shaped structure and an interlayer dielectric (ILD) layer around the gate structure, and a single diffusion break (SDB) structure in the ILD layer and the fin-shaped structure. Preferably, the SDB structure includes a bottom portion and a top portion on the bottom portion, in which the top portion and the bottom portion include different widths.

Classes IPC  ?

• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H01L 21/764 - Espaces d'air
• H10D 30/01 - Fabrication ou traitement
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 64/01 - Fabrication ou traitement
• H10D 84/01 - Fabrication ou traitement
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

A method for fabricating semiconductor device includes the step of forming a magnetic tunneling junction (MTJ) on a substrate, in which the MTJ includes a pinned layer on the substrate, a barrier layer on the pinned layer, and a free layer on the barrier layer and the free layer includes a magnesium oxide (MgO) compound. According to an embodiment of the present invention, the free layer includes a first cap layer on the barrier layer, a spacer on the first cap layer, and a second cap layer on the spacer.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/85 - Matériaux de la région active

Abrégé

A method for manufacturing a semiconductor device is provided. The method includes: providing a substrate; forming a resistive switching film in the substrate; forming a first electrode and a second electrode on opposite sides of the resistive switching film.

Classes IPC  ?

• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]

Abrégé

A method for manufacturing a micro electro mechanical system (MEMS) device is provided. The method includes: providing a substrate; forming coil structures on the substrate; forming a dielectric layer on the substrate and the coil structures; removing a first portion of the dielectric layer to form a sacrificing corrugation pattern adjacent to the coil structures; forming a polymer film on the dielectric layer, wherein the polymer film covers the sacrificing corrugation pattern of the dielectric layer.

Classes IPC  ?

• B81C 1/00 - Fabrication ou traitement de dispositifs ou de systèmes dans ou sur un substrat
• B81B 7/02 - Systèmes à microstructure comportant des dispositifs électriques ou optiques distincts dont la fonction a une importance particulière, p. ex. systèmes micro-électromécaniques [SMEM, MEMS]

Abrégé

Provided are a semiconductor device and a manufacturing method thereof. The semiconductor device includes a substrate having a first memory region. The first memory region includes a first dielectric layer, a first floating gate, a first inter-gate dielectric layer, a control gate and a first contact. The first dielectric layer is disposed on the substrate. The first floating gate is disposed on the first dielectric layer. The first inter-gate dielectric layer is disposed on the first floating layer. The control gate is disposed on the first inter-gate dielectric layer. The first contact penetrates through the first control gate and the first inter-gate dielectric layer and is landed on the first floating gate.

Classes IPC  ?

• H10D 30/68 - Transistors IGFET à grille flottante
• H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
• H10D 30/01 - Fabrication ou traitement
• H10D 62/83 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe IV, p. ex. Si dopé B ou Ge non dopé
• H10D 64/62 - Électrodes couplées de manière ohmique à un semi-conducteur

Abrégé

A semiconductor structure includes a substrate, a gate structure on the substrate, a source region, and a drain region. The gate structure includes a gate, a gate insulation layer between the gate and the substrate, a spacer on the substrate and adjacent to the gate, and an insulation feature disposed between a lower gate and the spacer and overlapping an upper gate in the normal direction of the substrate. The gate includes the upper and lower gates overlapping in a normal direction of the substrate, and in a first direction a length of the upper gate is greater than a length of the lower gate. The source region is disposed in the substrate and located on one side of the gate structure. The drain region is disposed in the substrate and located on the other side of the gate structure. A manufacturing method of a semiconductor structure is also provided.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 21/266 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions en utilisant des masques
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A spin-orbit torque magnetic random access memory device includes a dielectric layer, a magnetic tunneling junction structure, a spin-orbit torque layer, and bottom electrode. The dielectric layer is disposed above a substrate, and a first via hole penetrates through the dielectric layer in a vertical direction. The magnetic tunneling junction structure and the spin-orbit torque layer are disposed above the dielectric layer, and the magnetic tunneling junction structure is located on the spin-orbit torque layer. The bottom electrode is disposed above the substrate, and the bottom electrode is located under the spin-orbit torque layer. A first portion of the bottom electrode is disposed above the dielectric layer, and a second portion of the bottom electrode is disposed in the first via hole and directly connected with the first portion of the bottom electrode.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A structure with an MRAM and an inductor includes a first dielectric layer. A second dielectric layer covers the first dielectric layer. Numerous second metal lines are embedded in the first dielectric layer. An MRAM is disposed between the second dielectric layer and the first dielectric layer. A magnetic core is disposed below the second dielectric layer and covers the second metal lines. The distance from the topmost surface of the magnetic core to the first dielectric layer is smaller than the distance from the topmost surface of the MRAM to the first dielectric layer. Numerous fourth metal lines are embedded in the second dielectric layer and disposed on the magnetic core. The fourth metal lines and the second metal lines are electrically connected through numerous first conductive plugs. The second metal lines, the fourth metal lines and the first conductive plugs form an inductor coil surrounding the magnetic core.

Classes IPC  ?

• H10N 50/01 - Fabrication ou traitement
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

Provided are a semiconductor structure and a manufacturing method thereof. The semiconductor structure includes a substrate, first and second isolation structures, first, second and third gates, first, second and third gate insulating layers, a drift region, and source/drain regions. The substrate in the first region includes fins. The first isolation structure surrounds the fins and exposes a part of each fin. The second isolation structure is disposed in the substrate in the second region. The first gate is disposed on the exposed portions of the fins. The second gate is disposed on the substrate in the second region and on a portion of the second isolation structure. The second gate insulating layer is disposed between the second gate and the substrate. The drift region is disposed in the substrate on a side of the second isolation structure away from the second gate, and extends below the second isolation structure.

Classes IPC  ?

• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 21/8234 - Technologie MIS

Abrégé

Static random-access memory devices are provided. The static random-access memory device includes a first static random-access memory cell, a second static random-access memory cell adjacent to the first static random-access memory cell, an isolation structure between the first and second static random-access memory cells, a first dummy gate structure and a second dummy gate structure. The first dummy gate structure and the second dummy gate structure are on the isolation structure, between the first and second static random-access memory cells, and disposed along a first direction. A width of the isolation structure along the first direction is greater than or equal to a distance between a first sidewall of the first dummy gate structure facing away from the second dummy gate structure and a second sidewall of the second dummy gate structure facing away from the first dummy gate structure along the first direction.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A semiconductor device includes a substrate, a III-V compound semiconductor layer, a gate structure, a drain structure, a field plate, and an electrically conductive barrier layer. The III-V compound semiconductor layer is disposed on the substrate. The gate structure, the drain structure, and the field plate are disposed above the III-V compound semiconductor layer. The field plate is located between the gate structure and the drain structure and includes a first curved sidewall located at an edge of the field plate adjacent to the drain structure. The gate structure is directly connected with the field plate and the electrically conductive barrier layer. The first curved sidewall is directly connected with a top surface and a bottom surface of the field plate. An included angle between the top surface and the first curved sidewall is less than an included angle between the bottom surface and the first curved sidewall.

Classes IPC  ?

• H10D 30/01 - Fabrication ou traitement
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs
• H10D 64/00 - Électrodes de dispositifs ayant des barrières de potentiel

Abrégé

The invention provides a semiconductor structure, which comprises an inter-metal dielectric layer disposed on the substrate, a metal interconnection disposed in the inter-metal dielectric layer, wherein at least a portion of a top surface of the inter-metal dielectric layer is lower than a top surface of the metal interconnection, a MTJ (magnetic tunneling junction) stacked structure disposed on the metal interconnection, and a SOT (spin orbit torque) layer arranged on the MTJ stacked structure, wherein the SOT layer comprises a first part with a thick thickness and two second parts with a thin thickness.

Classes IPC  ?

• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure
• H10N 50/85 - Matériaux de la région active

Abrégé

A semiconductor device including a substrate having a NMOS region and a PMOS region; a metal gate extending continuously along a first direction from the NMOS region to the PMOS region on the substrate; a first source/drain region extending along a second direction adjacent to two sides of the metal gate on the NMOS region; a second source/drain region extending along the second direction adjacent to two sides of the metal gate on the PMOS region; a first contact plug landing on the second source/drain region adjacent to one side of the metal gate; a second contact plug landing on the second source/drain region adjacent to another side of the metal gate; and a third contact plug landing directly on a portion of the metal gate on the PMOS region and between the first contact plug and the second contact plug.

Classes IPC  ?

• H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 23/528 - Configuration de la structure d'interconnexion
• H10D 64/01 - Fabrication ou traitement
• H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS

Abrégé

Disclosed is a package structure, including: a substrate; a first dielectric layer on the substrate; a second dielectric layer on the first dielectric layer; a multilayer wiring layer in the first dielectric layer and the second dielectric layer; an I/O pad in the first dielectric layer, and a portion of a top surface of the I/O pad is covered by the second dielectric layer; a probe pad in the first dielectric layer and the second dielectric layer, wherein a top surface of the probe pad is higher than the top surface of the I/O pad, and is coplanar with a top surface of the second dielectric layer, and the top surface of the I/O pad is coplanar with a top surface of the first dielectric layer; and an I/O opening is disposed in the second dielectric layer to expose the I/O pad.

Classes IPC  ?

• H01L 23/528 - Configuration de la structure d'interconnexion
• H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/49 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes formées de structures soudées du type fils de connexion
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés

Abrégé

A smart cassette and a calibration method for a robotic arm are provided. The smart cassette includes a carrier, a first vertical sensor, a second vertical sensor, a battery and a processor. The first vertical sensor is disposed on a first inner side of the carrier to obtain a plurality of first sensing values. The second vertical sensor is disposed on a second inner side of the carrier to obtain a plurality of second sensing values. The processor analyzes the first sensing values to obtain a first maximum sensing value and a first minimum sensing value, and analyzes the second sensing values to obtain a second maximum sensing value and a second minimum sensing value. The first maximum sensing value, the first minimum sensing value, the second maximum sensing value and the second minimum sensing value are sent to a server to provide a correction command.

Classes IPC  ?

• B25J 9/16 - Commandes à programme
• B25J 19/02 - Dispositifs sensibles

Abrégé

A photomask configured to corporate with an exposure source to pattern a semiconductor device. The semiconductor device defines a first device region and a memory region disposed adjacent to the first device region, and the semiconductor device includes a memory device disposed in the memory region. The photomask includes a base, a predetermined pattern and a first optical assist member. The base defines a first pattern region and a second pattern region respectively corresponding to the first device region and the memory region. The predetermined pattern is disposed in the first pattern region. The first optical assist member is disposed in the second pattern region. A pattern density of the first pattern region is greater than a pattern density of the second pattern region, and a dimension of the first optical assist member is less than an exposure limit of the exposure source.

Classes IPC  ?

• G03F 1/44 - Aspects liés au test ou à la mesure, p. ex. motifs de grille, contrôleurs de focus, échelles en dents de scie ou échelles à encoches
• G03F 7/00 - Production par voie photomécanique, p. ex. photolithographique, de surfaces texturées, p. ex. surfaces impriméesMatériaux à cet effet, p. ex. comportant des photoréservesAppareillages spécialement adaptés à cet effet

Abrégé

A manufacturing method of a semiconductor structure includes the following steps. An oxide layer and a dummy gate are formed on a semiconductor substrate, and the oxide layer is located between the dummy gate and the semiconductor substrate in a vertical direction. A spacer is formed on a sidewall of the dummy gate and a sidewall of the oxide layer. An interlayer dielectric layer is formed on the semiconductor substrate, and the interlayer dielectric layer surrounds the spacer, the dummy gate, and the oxide layer in a horizontal direction. A patterned silicon oxycarbonitride mask layer is formed on the interlayer dielectric layer and the spacer. A removing process is performed for removing the dummy gate and the oxide layer and forming a trench surrounded by the spacer and the interlayer dielectric layer. The patterned silicon oxycarbonitride mask layer covers the interlayer dielectric layer and the spacer during the removing process.

Classes IPC  ?

• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/033 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou comportant des couches inorganiques
• H01L 29/40 - Electrodes
• H01L 29/66 - Types de dispositifs semi-conducteurs

Abrégé

An MIM capacitor structure includes numerous inter-metal dielectrics. A trench is embedded within the inter-metal dielectrics. A capacitor is disposed within the trench. The capacitor includes a first electrode layer, a capacitor dielectric layer and a second electrode layer. The first electrode layer, the capacitor dielectric layer and the second electrode layer fill in and surround the trench. The capacitor dielectric layer is between the first electrode layer and the second electrode layer. A silicon oxide liner surrounds a sidewall of the trench and contacts the first electrode layer.

Classes IPC  ?

• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H01L 21/285 - Dépôt de matériaux conducteurs ou isolants pour les électrodes à partir d'un gaz ou d'une vapeur, p. ex. condensation
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H10D 84/60 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors BJT
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET

Abrégé

A magnetoresistive random access memory (MRAM) device includes a magnetic tunneling junction (MTJ) structure, a spin-orbit torque (SOT) layer, a first cap layer, an oxide layer, a second cap layer, and a connection structure. The MTJ structure and the SOT layer are disposed above a substrate, and the MTJ structure is located on the SOT layer. The first cap layer is disposed adjacent to the MTJ structure, the oxide layer is disposed on the first cap layer, and the second cap layer is disposed on the oxide layer. The first cap layer, the oxide layer, and the second cap layer are partly disposed above the MTJ structure in a vertical direction. The connection structure is disposed above the MTJ structure and penetrates through the second cap layer, the oxide layer, and the first cap layer vertically.

Classes IPC  ?

• H10N 50/85 - Matériaux de la région active
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

An MRAM structure includes a first dielectric layer, and the first dielectric layer is divided into a memory region and a logic circuit region. An MRAM is embedded in the memory region of the first dielectric layer. The MRAM includes a bottom electrode, an MTJ and a top electrode stacked in sequence from bottom to top. A conductive plug is disposed on the top electrode and contacts the top electrode. The diameter of the conductive plug is smaller than the diameter of the MTJ. The conductive plug overlaps only one MRAM. A first metal interconnect structure is embedded in the logic circuit region of the first dielectric layer. The first metal interconnect structure includes a contact plug and a conductive line. The conductive line is disposed on the contact plug, and the top surface of the conductive line is aligned with the top surface of the conductive plug.

Classes IPC  ?

• H10N 50/80 - Détails de structure
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs

Abrégé

A manufacturing method of a semiconductor structure includes the following steps. A semiconductor substrate is provided, and the semiconductor substrate includes a fin-shaped structure. A silicon germanium epitaxial structure is formed on the fin-shaped structure, a silicon cap layer is formed on the silicon germanium epitaxial structure, and an oxide cap layer is formed on the silicon cap layer. A semiconductor structure includes a semiconductor substrate, a silicon germanium epitaxial structure, an oxide cap layer, and a silicon-rich interfacial layer. The semiconductor substrate includes a fin-shaped structure, and the silicon germanium epitaxial structure is disposed on the fin-shaped structure. The oxide cap layer encompasses the silicon germanium epitaxial structure, and the silicon-rich interfacial layer is disposed between the silicon germanium epitaxial structure and the oxide cap layer.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A method for fabricating a magnetoresistive random access memory (MRAM) device includes the steps of forming a magnetic tunneling junction (MTJ) on a substrate, forming a dielectric layer on the MTJ, performing a first etching process to form a first trench in the dielectric layer, and performing a second etching process to form a second trench in the dielectric layer. Preferably, a bottom surface of the second trench is lower than a bottom surface of the first trench, a width of the second trench is less than a width of the first trench, and the first trench and the second trench together form a step profile.

Classes IPC  ?

• H10N 50/01 - Fabrication ou traitement
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure

Abrégé

A method for manufacturing a memory device includes the following steps: providing a substrate having a top surface; forming a first insulating film on the top surface of the substrate; and forming a floating gate on the first insulating film. The floating gate includes a tip structure adjacent to the first insulating film.

Classes IPC  ?

• H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire

Abrégé

A semiconductor device includes a III-V compound semiconductor layer, a III-V compound barrier layer, a passivation layer, a source doped region, a drain doped region, a source electrode, a drain electrode, a source silicide layer, a drain silicide layer, and a gate electrode. A silicon concentration of a second region of the passivation layer is higher than that of a first region under the second region. The source doped region and the drain doped region are disposed in the III-V compound semiconductor layer. The source electrode and the drain electrode are disposed on the source doped region and the drain doped region, respectively. The source silicide layer is disposed between the source electrode and the source doped region. The drain silicide layer is disposed between the drain electrode and the drain doped region. The source silicide layer and the drain silicide layer are further disposed partly on the passivation layer.

Classes IPC  ?

• H10D 30/01 - Fabrication ou traitement
• H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
• H10D 62/824 - Hétérojonctions comprenant uniquement des hétérojonctions de matériaux du groupe III-V, p. ex. des hétérojonctions GaN/AlGaN
• H10D 62/85 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe III-V, p. ex. GaAs
• H10D 64/01 - Fabrication ou traitement
• H10D 64/27 - Électrodes ne transportant pas le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. grilles
• H10D 64/62 - Électrodes couplées de manière ohmique à un semi-conducteur

Abrégé

A method for fabricating semiconductor device includes the steps of first bonding a top wafer to a bottom wafer, performing an edge trimming process to remove part of the top wafer, forming a pad layer on the top wafer, performing a first etching process to remove part of the pad layer to form a bonding pad, forming a first passivation layer on the bonding pad, and then performing a second etching process to remove part of the first passivation layer.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 21/306 - Traitement chimique ou électrique, p. ex. gravure électrolytique
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

Abrégé

A conductive structure of copper and aluminum includes an aluminum wire. A first dielectric layer covers the aluminum wire. A contact hole penetrates the first dielectric layer, and a first diffusion block layer fills the contact hole and contacts the sidewall of the contact hole. A first copper wire fills the contact hole. The first diffusion block layer contacts and surrounds the first copper wire. A conductive material layer covers and contacts the aluminum wire and the first diffusion block layer. The conductive material layer includes numerous conductive layers. The work functions of all conductive layers are between 4.1 and 4.6. The conductive layer with the smallest work function among all the conductive layers is closest to the aluminum wire, and the conductive layer with the largest work function among all the conductive layers is closest to the first diffusion block layer.

Classes IPC  ?

• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

Abrégé

A memory device includes magnetic tunneling junction (MTJ) structures disposed above a substrate, top electrodes disposed above the substrate, a cap layer, a first dielectric layer, a sacrifice layer, and contact structures disposed above the substrate. Each top electrode is disposed on one of the MTJ structures. The cap layer is disposed conformally on the top electrodes and the MTJ structures. The first dielectric layer is disposed on the cap layer and located between the MTJ structures in a horizontal direction. The sacrifice layer is disposed on the cap layer and the first dielectric layer and is directly connected with the first dielectric layer. A bottom surface of the sacrifice layer is higher than a top surface of each top electrode in a vertical direction. Each contact structure is disposed on and connected with one of the top electrodes and penetrates through the sacrifice layer in the vertical direction.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G01R 33/09 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs magnéto-résistifs
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs