According to one embodiment, a memory system includes a semiconductor memory and a controller. The memory system is capable of executing a first operation and a second operation. In the first operation, the controller issues a first command sequence, the semiconductor memory applies a first voltage to a first word line and applies a second voltage to a second word line to read data from the first memory, and the read data is transmitted to the controller from the semiconductor memory. In the second operation, the controller issues a second command sequence, the semiconductor memory applies a third voltage to the first word line and applies a fourth voltage to the second word line, and data held in the memory cell array is left untransmitted to the controller.
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 29/52 - Protection du contenu des mémoiresDétection d'erreurs dans le contenu des mémoires
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
2.
SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR STORAGE DEVICE
A semiconductor storage device includes a plurality of wiring layers stacked in a first direction, a memory pillar penetrating the plurality of wiring layers in the first direction, and a semiconductor layer provided in the memory pillar and extending in the first direction. The semiconductor storage device further includes a wiring layer that extends in a second direction crossing the first direction, is provided above the plurality of wiring layers, and penetrates the semiconductor layer.
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
3.
SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE
A semiconductor device of embodiments includes: an n-channel MOSFET including a first gate insulating film and a first gate electrode, the first gate electrode including a first region containing Ti and Al and a second region provided between the first gate insulating film and the first region, in contact with the first gate insulating film, and containing a first metal element and nitrogen (N); and a p-channel MOSFET including a second gate insulating film and a second gate electrode, the second gate electrode including a third region containing Ti and Al, a fourth region provided between the second gate insulating film and the third region, in contact with the second gate insulating film, and containing the first metal element and nitrogen (N), and a fifth region provided between the third region and the fourth region and containing nitrogen (N) and a second metal element of Hf or Zr.
H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/51 - Matériaux isolants associés à ces électrodes
4.
THROTTLING NAND READ-OUTS FOR IMPROVED HOST READ PERFORMANCE
A method performed by a controller of a solid-state drive (SSD) having an integrated circuit comprising the controller. The method comprises receiving from a host a request for read data stored in a non-volatile semiconductor storage device of the SSD. The method also comprises determining if a capacity of internal memory of the integrated circuit is less than a predetermined fraction of its total capacity. Then the method comprises throttling a read-out rate used by the controller to retrieve data from the non-volatile semiconductor storage device if the capacity of internal memory of the integrated circuit is less than a predetermined fraction of its total capacity. The method then comprises retrieving the read data for storage in the internal memory using the throttled read-out rate.
According to one embodiment, a semiconductor memory device includes: a substrate provided with a plane formed by first and second directions, and including first and second regions aligned in the first direction, the second region including third and fourth regions aligned in the second direction; interconnect layers arranged with the substrate in a third direction, being spaced from one another in the third direction, and each including a bridge portion and a terrace portion; a contact extending in the third direction; a conductor isolated from the interconnect layers excluding a first interconnect layer, and including, a first portion contacting the terrace portion of the first interconnect layer in the fourth region, a second portion contacting the contact in the third region, and a third portion coupling the first and second portions; and a memory pillar extending in the third direction in the first region.
H01L 23/528 - Configuration de la structure d'interconnexion
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
According to one embodiment, a nonvolatile memory in a storage device includes a swap area storing data that is not selected as an execution target of garbage collection (GC) triggered by a controller in the storage device, is written in a first write mode, and corresponds to a first tag in a write command received from a host. The host transmits, to the storage device, a first command to execute GC. The controller starts the GC in response to the first command received. The controller records progress of the GC in accordance with the GC in progress. The host transmits, to the storage device, a second command to confirm the progress. The controller notifies the host of the progress in response to the second command received.
A memory device includes: a first chip including a memory cell array having a word line and a bit line; a second chip including a first substrate and a first circuit provided on the first substrate, the second chip being in contact with the first chip; a third chip including a second substrate and a second circuit provided on the second substrate, the third chip being in contact with the first chip or the second chip; and an input/output pad. The first chip and the second chip are arranged in this order in a first direction from the word line to the bit line. The first circuit includes a first transistor connected to the bit line and a second transistor connected to the word line. The second circuit includes a third transistor connected to the input/output pad.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
8.
ADVANCED DATA ACCUMULATION FOR IMPROVED WRITE PERFORMANCE
A method performed by a controller of a solid-state drive (SSD), the controller communicatively coupled to a non-volatile semiconductor memory device comprising a plurality of memory dies for storing data. The method comprises receiving a write command containing write data from a host interface. Next, the method comprises determining that write data associated with the write command is on a plurality of data streams. Here each data stream of the plurality of data streams having a stream number. The method then comprises retrieving a fill order from a plurality of fill orders based on a stream number, the fill order specifying a sequence of memory dies of the plurality of memory dies in which to program the write data. Further, the method comprises programming the write data to the memory dies according to the retrieved fill order.
An information processing apparatus comprises a cluster division unit that equally distributes first data to two or more clusters while overlapping some of the first data among first data and repeats distribution to new two or more clusters until the number of the first data included in each of the distributed clusters becomes a predetermined limit number or less, a centroid calculation unit that calculates a centroid value of each of clusters finally distributed by the cluster division unit, a first determination unit that compares a center of each of the clusters with second data and determines a cluster having a centroid value most similar to the second data as a search cluster, and a selection unit that compares each of the first data included in the search cluster with the second data and selects one or more predetermined numbers of the first data similar to the second data.
According to one embodiment, a processor of a cache server delivers content acquired from an origin server to a client, using a storage device as a cache of the contents. When an error occurs in reading the content from the storage device, the processor determines whether or not to recover the content based on a recovery amount of a delivery capability of the cache server as a result of recovering the content and a cost of writing data to the storage device associated with recovery of the content. When determined to recover the content, the processor selects a content recovery method based on a first remaining retention period during which the content should be retained and a second remaining retention period until the content is to be erased from the storage device.
G06F 12/0802 - Adressage d’un niveau de mémoire dans lequel l’accès aux données ou aux blocs de données désirés nécessite des moyens d’adressage associatif, p. ex. mémoires cache
According to one embodiment, a controller identifies a fourth storage location on which a second step program operation is executed last among storage locations of a block and determines whether a condition that a fifth storage location stores unreadable data and each of memory cells of a sixth storage location has a threshold voltage corresponding to an erased state, is satisfied. Among the storage locations, in response to completion of a first step program operation on the fifth storage location, the second step program operation on the fourth storage location has been executed, and the first step program operation on the sixth storage location is to be executed after completion of the second step program operation on the fifth storage location.
A semiconductor memory device includes: a plurality of first conductive layers disposed in a first direction; a structure that includes a first semiconductor layer extending in the first direction and being opposed to the plurality of first conductive layers, a gate insulating layer being disposed between the first semiconductor layer and the plurality of first conductive layers, and a second semiconductor layer being contact to one end portion of the first semiconductor layer; a contact connected to the second semiconductor layer; an insulating portion that separates a part of the plurality of first conductive layers in a second direction and is in contact with the structure and the contact from one side in the second direction; and a first insulating layer in contact with the contact from the other side in the second direction. The insulating portion includes an insulating material different from a material of the first insulating layer.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
13.
MEMORY SYSTEM AND METHOD OF CONTROLLING MEMORY SYSTEM
According to one embodiment, a memory system includes: a non-volatile memory; and a memory controller configured to allocate a logical address range to a namespace in a first unit and release the logical address range from the namespace in the first unit. The first unit includes one or more second units, and each of the one or more second units includes a plurality of third units. The memory controller, in response to a first command from a host giving an instruction on invalidation of data stored in a first logical address range designating one or more of the third units, is configured to: invalidate the data for each of the one or more third units; and manage, for each of the one or more second units, a first count that is a number of third units in which valid data is stored among the plurality of third units.
According to one embodiment, there is provided a memory chip comprising: a memory cell array; a temperature sensor configured to output first temperature data about a temperature of the memory chip; a stress sensor configured to output first stress data about a stress applied to the memory chip; a correction circuit configured to generate second temperature data about the temperature of the memory chip by correcting the first temperature data based on the first stress data; and an interface through which the second temperature data can be output to outside the memory chip.
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
15.
SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME
According to an embodiment, a semiconductor memory device includes a semiconductor substrate, a control circuit arranged on the semiconductor substrate, and a memory cell array arranged above the control circuit. The memory cell array includes a plurality of three-dimensionally-arranged memory cells, and is controlled by the control circuit. A first nitride layer is arranged between the control circuit and the memory cell array, and a second nitride layer is arranged between the control circuit and the first nitride layer.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
According to one embodiment, a memory system includes a non-volatile memory with a plurality of blocks. The minimum unit of a data erasing operation in the memory system is a block. A controller is electrically connected to the non-volatile memory and configured to execute, in response to a first command from a host requesting a secure erase of secure erase target data stored in a first logical area identified by a first logical area identifier, a copy operation copying valid data other than any secure erase target data from one or more first blocks of the plurality in which the secure erase target data is stored to one or more copy destination blocks of the plurality. The controller executes the data erasing operation on the one or more first blocks after the copy operation.
A semiconductor memory device includes: first wirings arranged in a first direction and extending in a second direction; second wirings arranged in the first direction, extending in the second direction, and arranged with the first wirings in a third direction; a first via-wiring and a second via-wiring disposed between the first wirings and the second wirings and extending in the first direction; first semiconductor layers arranged in the first direction and electrically connected to the first via-wiring; second semiconductor layers arranged in the first direction, electrically connected to the second via-wiring, and electrically connected to the second wirings; first gate electrodes arranged in the first direction, electrically connected to the first wirings, and opposed to the semiconductor layers; and second gate electrodes arranged in the first direction, electrically connected to the first semiconductor layers, and opposed to the second semiconductor layers.
H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
A semiconductor memory device capable of reducing the number of executions of sensing is provided. The semiconductor memory device includes memory cells, word lines that are connected to the memory cells, bit lines that are connectable to the memory cells, and sense amplifiers connectable to the bit lines. A writing operation on the memory cell includes a program operation and a verifying operation. In the verifying operation, the sense amplifier executes a first sensing operation against a first voltage level and executes, based on a result of the first sensing operation, either a second sensing operation against a second voltage level that is higher than the first voltage level or a third sensing operation against a third voltage level that is lower than the first voltage level.
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
19.
NONVOLATILE SEMICONDUCTOR MEMORY DEVICE INCLUDING A MEMORY CELL ARRAY AND A CONTROL CIRCUIT APPLYING A READING VOLTAGE
A nonvolatile semiconductor memory device according to one embodiment of the present invention includes: a memory cell array and a control circuit. The control circuit executes a first reading operation and a second reading operation. The first reading operation is an operation of reading a threshold voltage set in the selected memory cell by setting a voltage between a control gate electrode and source of the selected memory cell to a first value. The second reading operation is an operation of reading a threshold voltage set in the selected memory cell by setting a voltage between the control gate electrode and source of the selected memory cell to a second value lower than the first value. When executing the second reading operation, the control circuit keeps a voltage of the control gate electrode of the selected memory cell to 0 or a positive value.
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
A magnetoresistance memory device includes first, second, third and fourth ferromagnetic layers; a first and second ferromagnetic oxide layers; a metal layer; an insulating layer. The second ferromagnetic layer includes one of iron and cobalt included in the first ferromagnetic oxide layer and one element of a first element group. The second ferromagnetic oxide layer includes an oxide of an alloy of the one of iron and cobalt included in the second ferromagnetic oxide layer with a first element, which has a standard electrode potential lower than that of iron or cobalt and that of the one element of the first element group included in the second ferromagnetic layer.
A semiconductor memory device includes a memory array provided above a substrate in a first direction intersecting a surface of the substrate. A first peripheral circuit is provided between the substrate and the memory array. A second peripheral circuit is provided between the substrate and the memory array and apart from the first peripheral circuit in a second direction parallel to the surface of the substrate. First and second sense amplifiers are provided between the substrate and the memory cell array, and a word line switch circuit extending in the second direction is provided between the first and second sense amplifiers. A length of the second peripheral circuit in the second direction is smaller than half of a length of the first and second sense amplifiers in the second direction.
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
22.
STACKED TYPE SEMICONDUCTOR MEMORY DEVICE WITH VARYING WIDTHS IN THE INSULATING MEMBER AND PILLARS
According to one embodiment, a semiconductor memory device includes a stacked body which is provided on a substrate and in which an insulating film and an electrode film are alternately stacked. The semiconductor memory device also includes an insulating member which penetrates the stacked body in a stacking direction of the insulating film and the electrode film to thereby separate the stacked body. The semiconductor memory device also includes a semiconductor pillar which penetrates the stacked body in the stacking direction. A maximum portion of the insulating member where a first distance from a side surface of the insulating member to a central plane of the insulating member becomes maximum and a maximum portion of the semiconductor pillar where a second distance from a side surface of the semiconductor pillar to a center line of the semiconductor pillar becomes maximum being provided in different positions in the stacking direction.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
According to an embodiment, a non-volatile storage device includes a first layer, a second layer formed on the first layer, a stacked body including a plurality of conductive films stacked on the second layer, and a penetrating structure which penetrates the stacked body and the second layer and reaches the first layer. The penetrating structure includes a semiconductor film along an extending direction and an insulating film which covers a periphery of the semiconductor film. The insulating film includes a first portion between the stacked body and the semiconductor film and a second portion between the second layer and the semiconductor film. A thickness of the second portion is greater than a thickness of the first portion.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
An apparatus includes first and second chip bonders. The first chip bonder includes a first holder, a first shaft, a first driver driving the first shaft, and a first pressure sensor detecting a first pressure at which the first driver presses a chip against a bonding target. The second chip bonder includes a second holder, a second shaft, a second driver driving the second shaft, and a second pressure sensor detecting a second pressure at which the second driver presses the chip against the bonding target. A storage stores a first set value of the first pressure and a second set value of the second pressure. A controller controls the first chip bonder to set the first pressure to be the first set value and controls the second chip bonder to set the second pressure to be the second set value.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
G01L 1/16 - Mesure des forces ou des contraintes, en général en utilisant les propriétés des dispositifs piézo-électriques
G01L 1/22 - Mesure des forces ou des contraintes, en général en mesurant les variations de la résistance ohmique des matériaux solides ou des fluides conducteurs de l'électricitéMesure des forces ou des contraintes, en général en faisant usage des cellules électrocinétiques, c.-à-d. des cellules contenant un liquide, dans lesquelles un potentiel électrique est produit ou modifié par l'application d'une contrainte en utilisant des jauges de contrainte à résistance
G05B 19/4099 - Usinage de surface ou de courbe, fabrication d'objets en trois dimensions 3D, p. ex. fabrication assistée par ordinateur
H10N 30/30 - Dispositifs piézo-électriques ou électrostrictifs à entrée mécanique et sortie électrique, p. ex. fonctionnant comme générateurs ou comme capteurs
First to third interconnects and a first conductor are aligned in the first direction. A first insulator surrounds the third interconnect, which sandwiches the first insulator with a first semiconductor, which sandwiches a second insulator with the second interconnect. A third insulator surrounds the first conductor. A second conductor in contact with the first semiconductor. A second semiconductor and the first conductor sandwich the third insulator. A fourth insulator extends over the second interconnect and the first and second semiconductors. A third semiconductor sandwiches the fourth insulator with the second interconnect and the first semiconductor. A fourth semiconductor in contact with the third conductor sandwiches the fourth insulator with the second semiconductor.
In one embodiment, a semiconductor device includes a first insulator, a first plug provided in the first insulator, and a first interconnect layer provided on the first insulator. The device further includes a second insulator including a first region that is provided on the first insulator and includes a first upper face, and a second region that is provided on the first interconnect layer and includes a second upper face higher than the first upper face. The device further includes a second interconnect layer including a first portion that is provided on the first insulator and the first plug, a second portion that is provided on the first region, and a third portion that is provided on the second region, the second interconnect layer further including a bonding pad.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
27.
MEMORY SYSTEM, MEMORY CONTROLLER, AND DATA READING METHOD
According to one embodiment, a memory controller has a speculative reading mode of reading in advance data predicted to be requested by the host from a nonvolatile memory. The memory controller records a physical address of the nonvolatile memory at which data that is last requested to be read by the host is stored, when the host requests data to be read, determines whether to transition to the speculative reading mode, based on a physical address of the nonvolatile memory at which the requested data is stored and the recorded physical address, and when transition to the speculative reading mode, read, from the nonvolatile memory, data in a range determined with respect to a physical address associated with a logical address specified by the host.
A semiconductor device includes a semiconductor substrate including an active region and an isolation region that is electrically isolated from the active region, a fuse disposed on the isolation region and including a polysilicon layer including an impurity, and first and second electrode layers that are electrically connected to the polysilicon layer, and a transistor disposed on the active region and including a metal gate having a stack structure of electrode layers.
H10B 20/25 - Dispositifs ROM programmable une seule fois, p. ex. utilisant des jonctions électriquement fusibles
H10D 62/834 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux étant des matériaux du groupe IV, p. ex. Si dopé B ou Ge non dopé caractérisés en outre par les dopants
H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
H10D 64/68 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS] caractérisées par l’isolant, p. ex. par l’isolant de grille
29.
MEMORY SYSTEM WHICH ORDERS DATA FETCHING FROM A LATCH CIRCUIT DURING EXECUTION OF A READ OPERATION
A semiconductor memory device includes a first plane, a first input/output circuit, and a sequencer. The first plane includes a first memory cell array having a plurality of first memory cell transistors, and a first latch circuit configured to store first read data read from the first memory cell array. The first input/output circuit includes a first FIFO circuit configured to fetch the first read data from the first latch circuit. The sequencer is configured to control the first plane and the first input/output circuit based on a command transmitted from an external controller. The sequencer is configured to execute a prefetch operation for fetching the first read data from the first latch circuit into the first FIFO circuit within a period in which a read operation is executed in the first plane.
A memory system according to an embodiment includes a memory device, and a memory controller. The memory device includes first and second memory cells, a first word line, and first and second bit lines. The first and second memory cells are provided in first and second layers, respectively. The first word line is coupled to the first memory cell and the second memory cell. The first bit line is coupled to the first memory cell. The second bit line is coupled to the second memory cell. The memory controller includes a storage circuit capable of storing a correction value table. The correction value table is configured to store a first correction value of a read voltage associated with the first layer and a second correction voltage of a read voltage associated with the second layer.
G11C 29/42 - Dispositifs de vérification de réponse utilisant des codes correcteurs d'erreurs [ECC] ou un contrôle de parité
G11C 29/12 - Dispositions intégrées pour les tests, p. ex. auto-test intégré [BIST]
G11C 29/18 - Dispositifs pour la génération d'adressesDispositifs pour l'accès aux mémoires, p. ex. détails de circuits d'adressage
G11C 29/20 - Dispositifs pour la génération d'adressesDispositifs pour l'accès aux mémoires, p. ex. détails de circuits d'adressage utilisant des compteurs ou des registres à décalage à rétroaction linéaire [LFSR]
A semiconductor memory device of an embodiment includes: a first stacked body in which a plurality of conductive layers is stacked apart from each other in a stacking direction; a plate-shaped portion that extends in the first stacked body in the stacking direction and in a first direction intersecting the stacking direction, the plate-shaped portion dividing the first stacked body in a second direction intersecting the stacking direction and the first direction; and a pillar that extends in the first stacked body in the stacking direction and in which a memory cell is formed at each of intersection portions with at least some of the plurality of conductive layers, wherein between each the plurality of conductive layers, a first layer and a first insulating layer are disposed, the first layer including at least one of a Si—C bond or a Si—Si bond, the first insulating layer including a Si—O bond, the first insulating layer covering upper and lower surfaces of the first layer in the stacking direction and an end surface of the first layer facing a side wall of the plate-shaped portion LI, the first layer includes Si—C bonds or Si—Si bonds more than the first insulating layer, and the first insulating layer includes Si—O bonds more than the first layer.
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
A memory includes first magnetic-members extending in a first direction and having a first and s second end portions. Second magnetic-members are provided corresponding to the first magnetic-members, and extend in the first direction from an inside of cylinders of the first magnetic-members on a side of the second end portions. Third magnetic-members are provided above the second magnetic-members corresponding to the first magnetic-members, and are electrically disconnected from the second magnetic-members. First wires extend in a second direction, are arranged in a third direction intersecting the first and the second directions, and are electrically connected to the third magnetic-members arranged in the second direction. A fourth magnetic-member is provided around the second end portions of the first magnetic-members, and is electrically disconnected from the second and third magnetic-members. Second wires are provided on a side of the first end portions of the first magnetic-members.
G11C 5/08 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage pour interconnecter des éléments magnétiques, p. ex. des noyaux toroïdaux
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
According to one embodiment, in a case where an error has occurred in reading a first content, a processor of a cache server calculates a delivery capability of the cache server. In a case where it is determined that the calculated delivery capability exceeds a first reference value, the processor does not execute recovering the first content. In a case where it is determined that the calculated delivery capability does not exceed the first reference value, the processor executes recovering the first content, delivering the recovered first content to a client via a network, and writing the recovered first content to a nonvolatile memory.
According to one embodiment, when a command being executed in a nonvolatile memory is an erase/program command and either a first condition or a second condition is satisfied, a memory system suspends an execution of the erase/program command by transmitting a suspend command to the nonvolatile memory. The first condition is that either the number of read commands included in the first command group or a sum of weights associated with the read commands is equal to or greater than a first value. The second condition is that one or more read commands are included in the first command group and a time elapsed from when an execution of the erase/program command is started or resumed becomes equal to or greater than a second value.
A device includes a first region including first semiconductor pillars extending through first conductive layers; a second region including second semiconductor pillars extending through second conductive layers; and a third region disposed between the first region and the second region and including insulator columns extending through third conductive layers. The third region includes a fourth region and a fifth region. In the fourth region, one third conductive layer electrically connects one first conductive layer and one second conductive layer to each other, and in the fifth region, one third conductive layer is connected to a contact plug. A first diameter of a first subset of the insulator columns provided in the fourth region is smaller than a second diameter of a second subset of the insulator columns provided in the fifth region.
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
36.
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING SAME
According to one embodiment, the array chip includes a three-dimensionally disposed plurality of memory cells and a memory-side interconnection layer connected to the memory cells. The circuit chip includes a substrate, a control circuit provided on the substrate, and a circuit-side interconnection layer provided on the control circuit and connected to the control circuit. The circuit chip is stuck to the array chip with the circuit-side interconnection layer facing to the memory-side interconnection layer. The bonding metal is provided between the memory-side interconnection layer and the circuit-side interconnection layer. The bonding metal is bonded to the memory-side interconnection layer and the circuit-side interconnection layer.
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H01L 21/18 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives les dispositifs ayant des barrières de potentiel, p. ex. une jonction PN, une région d'appauvrissement ou une région de concentration de porteurs de charges les dispositifs ayant des corps semi-conducteurs comprenant des éléments du groupe IV du tableau périodique, ou des composés AIIIBV, avec ou sans impuretés, p. ex. des matériaux de dopage
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/30 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
According to one embodiment, a memory system includes a semiconductor memory and a controller. The semiconductor memory includes blocks each containing memory cells. The controller is configured to instruct the semiconductor memory to execute a first operation and a second operation. In the first operation and the second operation, the semiconductor memory selects at least one of the blocks, and applies at least one voltage to all memory cells contained in said selected blocks. A number of blocks to which said voltage is applied per unit time in the second operation is larger than that in the first operation.
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
G11C 7/04 - Dispositions pour écrire une information ou pour lire une information dans une mémoire numérique avec des moyens d'éviter les effets perturbateurs thermiques
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
38.
INFORMATION PROCESSING SYSTEM CONTROLLING MULTIPLE MEMORY SYSTEMS
According to one embodiment, an information processing system includes a host and memory systems. A first memory system stores first data in a nonvolatile memory. A second memory system stores second data in a nonvolatile memory. The host transmits first update data to the first memory system and transmits second update data to the second memory system. The first memory system generates first XOR data by performing an XOR operation on at least the first data and the first update data, and transmits the first XOR data to the second memory system. The second memory system generates second XOR data by performing an XOR operation on the second data, the second update data, and the first XOR data, and transmits the second XOR data to a third memory system.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
G06F 11/07 - Réaction à l'apparition d'un défaut, p. ex. tolérance de certains défauts
A method for manufacturing a semiconductor device includes preparing a substrate having a film to be processed, forming a recess on the film to be processed by performing a first etching process by plasma using a gas containing hydrogen fluoride, forming a first protective layer containing nitrogen, hydrogen, and fluorine by supplying a gas containing nitrogen and hydrogen to the recess without applying high frequency power, and performing a second etching process to the recess in which the first protective layer is formed thereon by the plasma.
A semiconductor device manufacturing method according to the present embodiment includes forming a structure including a first surface and a second surface, the first surface containing SiO2 and being exposed, the second surface containing SiN, being exposed, and provided at a position different from a position of the first surface. The present manufacturing method further includes selectively forming an insulation part containing SiO2 on the first surface. Selectively forming the insulation part on the first surface includes performing treatment using an Si precursor and an oxidant, the Si precursor containing an amino group and an alkoxy group, the oxidant containing O2 or H2O.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
41.
SEMICONDUCTOR DEVICE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE
A semiconductor device manufacturing method according to the present embodiment includes forming a recessed part in a first insulating film. The present manufacturing method also includes forming a first conductive film containing a first metal on an inner side surface and a bottom surface of the recessed part. The present manufacturing method also includes forming an amorphous layer on the first conductive film. The present manufacturing method also includes forming a second conductive film containing the first metal on the amorphous layer.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
A method of manufacturing a resist according to an embodiment includes obtaining a resist mixture by mixing a raw material of the resist in a mixing vessel; repeating delivering the resist mixture from a bottom of the mixing vessel to an inlet of a filter, the filter including the inlet and an outlet; filtering the resist mixture using the filter; and delivering the filtered resist mixture from the outlet to the mixing vessel; obtaining a first mixture by mixing the resist mixture and a predetermined first solution, the resist mixture being obtained from between the bottom and the inlet; measuring first defects of the first mixture; obtaining a second mixture by mixing the resist mixture and the predetermined first solution, the resist mixture being obtained from between the outlet and the mixing vessel; measuring second defects of the second mixture; and comparing the first defects and the second defects.
A semiconductor memory device includes a substrate, a plurality of first conductive layers, a second conductive layer, a first pillar, and a second pillar. The plurality of first conductive layers are stacked over the substrate in a first direction. The second conductive layer is disposed over the plurality of first conductive layers. The first pillar extends inside the plurality of first conductive layers in the first direction. The first pillar includes a first semiconductor portion including a first semiconductor of single-crystal. The second pillar extends inside the second conductive layer in the first direction. The second pillar includes an insulating portion serving as an axis including an insulator and a second semiconductor portion which is disposed on an outer circumference of the insulating portion in view of the first direction. The second semiconductor portion is in contact with the first semiconductor portion and includes a second semiconductor of poly-crystal.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
44.
NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM
A non-volatile semiconductor memory device includes a memory cell array and a control circuit. A control circuit performs an erase operation providing a memory cell with a first threshold voltage level for erasing data of a memory cell, and then perform a plurality of first write operations providing a memory cell with a second threshold voltage level, the second threshold voltage level being higher than the first threshold voltage level and being positive level. When the control circuit receives a first execution instruction from outside during the first write operations, the first execution instruction being for performing first function operation except for the erase operation and the first write operations, the circuit performs the first function operation during the first write operations.
G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/06 - Circuits auxiliaires, p. ex. pour l'écriture dans la mémoire
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
A semiconductor memory device includes a first chip and a second chip, with the first chip and the second chip being bonded together. The first chip includes a first region in which a memory cell, a first conductive line configured to connect to the memory cell, and a second conductive line configured to connect to the first conductive line are located; and a second region in which a staircase shape is located, the staircase shape including a third conductive line that is connected to the memory cell. The second chip includes a third region in which a sense amplifier that is connected to the second conductive line is located; and a fourth region in which a transistor that is connected to the staircase shape is located, the fourth region being disposed under the first region.
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
A film forming apparatus of embodiments includes: a chamber including a sidewall; a shower head provided in an upper part of the chamber; a holder provided in the chamber holding a substrate; a first gas supply pipe supplying a first gas to the shower head; a first valve provided in the first gas supply pipe; at least one gas supply portion provided in a region of the chamber other than the shower head; a second gas supply pipe supplying a second gas to the at least one gas supply portion; a second valve provided in the second gas supply pipe; a gas exhaust pipe exhausting a gas from the chamber; and an exhaust device connected to the gas exhaust pipe.
C23C 16/455 - Revêtement chimique par décomposition de composés gazeux, ne laissant pas de produits de réaction du matériau de la surface dans le revêtement, c.-à-d. procédés de dépôt chimique en phase vapeur [CVD] caractérisé par le procédé de revêtement caractérisé par le procédé utilisé pour introduire des gaz dans la chambre de réaction ou pour modifier les écoulements de gaz dans la chambre de réaction
C23C 16/44 - Revêtement chimique par décomposition de composés gazeux, ne laissant pas de produits de réaction du matériau de la surface dans le revêtement, c.-à-d. procédés de dépôt chimique en phase vapeur [CVD] caractérisé par le procédé de revêtement
C23C 16/52 - Commande ou régulation du processus de dépôt
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
47.
MEMORY SYSTEM AND METHOD FOR CONTROLLING NONVOLATILE MEMORY
According to one embodiment, when a read request received from a host includes a first identifier indicative of a first region, a memory system obtains a logical address from the received read request, obtains a physical address corresponding to the obtained logical address from a logical-to-physical address translation table which manages mapping between logical addresses and physical addresses of the first region, and reads data from the first region, based on the obtained physical address. When the received read request includes a second identifier indicative of a second region, the memory system obtains physical address information from the read request, and reads data from the second region, based on the obtained physical address information.
A manufacturing method of a semiconductor device includes stacking a first film on a first substrate and stacking a third film and a second film on a second substrate; joining a main surface on an opposite side of the first substrate of the first film and a main surface on an opposite side of the second substrate of the second film; emitting infrared laser light from a side of the second substrate in such a manner that a focal point is placed in a vicinity of the second film; and peeling off the second substrate. Absorptance of the infrared laser light of the second film is higher than absorptance of the infrared laser light of the second substrate, and a thermal expansion coefficient of the third film is different from a thermal expansion coefficient of a film in contact with the third film.
H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
B32B 3/30 - Produits stratifiés comprenant une couche ayant des discontinuités ou des rugosités externes ou internes, ou une couche de forme non planeProduits stratifiés comprenant une couche ayant des particularités au niveau de sa forme caractérisés par une couche continue dont le périmètre de la section droite a une allure particulièreProduits stratifiés comprenant une couche ayant des discontinuités ou des rugosités externes ou internes, ou une couche de forme non planeProduits stratifiés comprenant une couche ayant des particularités au niveau de sa forme caractérisés par une couche comportant des cavités ou des vides internes caractérisés par une couche comportant des retraits ou des saillies, p. ex. des gorges, des nervures
B32B 43/00 - Opérations spécialement adaptées aux produits stratifiés et non prévues ailleurs, p. ex. réparationAppareils pour ces opérations
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
49.
INFORMATION PROCESSING APPARATUS AND INFORMATION PROCESSING METHOD
An information processing apparatus comprises processing circuitry that acquires output data obtained by performing an experiment or simulation based on an input parameter and a physical quantity of the output data, inputs the output data to a learned model, extracts a feature amount of the output data, generates a first reference feature amount, generates a second reference feature amount based on the physical quantity of the output data and a degree of similarity between the first reference feature amount and the feature amount of the output data, calculates degree of similarity between the second reference feature amount and the feature amount of the output data, sets an evaluation value based on the calculated degree of similarity and the physical quantity of the output data, determines an input parameter for a next experiment or simulation based on the evaluation value, and repeats the above processings until a predetermined condition is satisfied.
G06V 10/74 - Appariement de motifs d’image ou de vidéoMesures de proximité dans les espaces de caractéristiques
G06T 5/50 - Amélioration ou restauration d'image utilisant plusieurs images, p. ex. moyenne ou soustraction
G06V 10/44 - Extraction de caractéristiques locales par analyse des parties du motif, p. ex. par détection d’arêtes, de contours, de boucles, d’angles, de barres ou d’intersectionsAnalyse de connectivité, p. ex. de composantes connectées
G06V 10/764 - Dispositions pour la reconnaissance ou la compréhension d’images ou de vidéos utilisant la reconnaissance de formes ou l’apprentissage automatique utilisant la classification, p. ex. des objets vidéo
09 - Appareils et instruments scientifiques et électriques
42 - Services scientifiques, technologiques et industriels, recherche et conception
Produits et services
Photographic machines and apparatus; optical machines and
apparatus; measuring or testing devices and instruments;
inspection apparatus for semiconductor chip; inspection
apparatus for semiconductor wafer; inspection apparatus for
semiconductor substrate; inspection apparatus for integrated
circuit and semiconductor memory chip; power distribution or
control devices and apparatus; battery chargers; electric
connectors; couplers [data processing equipment]; Universal
Serial Bus (USB) cables; electrical connectors; solar
batteries; batteries and cells; electric or magnetic meters
and testers; electric wires and cables; cable connectors;
telecommunication devices and apparatus; portable media
player; personal digital assistants; smartphones; computers;
computer network servers; flash memory card adapters; memory
card readers; memory card writers; electronic organizer; SD
(secure digital) memory cards; computer network adapters;
network cards; computer network switches; computer network
hubs; computer network routers; integrated circuit chips; IC
memory cards; memory controller integrated circuit; USB
(universal serial bus) flash memory drives; flash memories;
flash memory cards; memory cards; sorting boxes and cases
for memory cards; protective cases for memory cards; shield
cases for magnetic disks (unrecorded); shield cases for
magnetic disks (recorded); cases for solid state drives
(SSD); semiconductors; semiconductor memories;
semi-conductor memory devices; memory devices for use with
data processing apparatus; data storage devices; computer
memory devices; solid state drives (SSD); integrated
circuits; integrated circuit boards; printed circuit boards;
computer hardware; computer peripherals; portable biological
information monitoring devices, other than for medical
purposes; downloadable computer programs; chargers for
batteries, smartphones, personal computers, tablet computers
and wearable computers; charging appliances for rechargeable
equipment; spectacles [eyeglasses and goggles]; game
programs for home video game machines; electronic circuits
and CD-ROMs recorded with programs for hand-held games with
liquid crystal displays; electronic publications,
downloadable; circuit boards; computer software, recorded;
data processing apparatus. Software as a service [SaaS]; rental of electronic server
memory space; providing non-downloadable software for
managing memory devices; design of integrated circuits;
design of semiconductors; design of semiconductor
manufacturing machines and systems; advisory and consultancy
services relating to design and development of
semiconductors; advisory and consultancy services relating
to design and development of semiconductor manufacturing
machines and systems; computer software design, computer
programming, and maintenance of computer software;
monitoring of computer systems for detecting unauthorized
access or data breach; monitoring of computer systems to
detect breakdowns; quantum computing; providing technical
advice relating to computers; testing or research on
semiconductors; consulting services in the field of design
and development of semiconductors; research in the field of
artificial intelligence; providing temporary use of online
non-downloadable software; providing non-downloadable online
software accessed via network for managing remote storage
devices; cloud computing; rental of computer software;
providing temporary use of non-downloadable computer
software programs; providing on-line non-downloadable
computer programs for managing and controlling storage
devices; technological advice relating to computers,
automobiles and industrial machines.
51.
MEMORY SYSTEM AND METHOD OF CONTROLLING NON-VOLATILE MEMORY
According to one embodiment, a memory system comprises a non-volatile memory that includes a plurality of memory cells and a memory controller. The memory controller is configured to set a first read voltage based on a first shift value, acquire hard bit data by a first read operation using the first read voltage, set a second read voltage based on a second shift value, acquire soft bit data by a second read operation using the second read voltage, execute first error correction by using the hard bit data and the soft bit data, calculate a first log likelihood ratio (LLR) by using at least a result of the first error correction that has failed, and correct at least one of the first shift value and the second shift value based on the first LLR.
According to one embodiment, a memory system includes a nonvolatile memory and a controller. The controller receives a first write request associated with first data from a host. In response to a lapse of first time since the reception of the first write request, the controller starts a write process of second data to the nonvolatile memory. The second data includes at least the first data. The controller transmits a first response to the first write request to the host in response to completion of the write process. The first time is time obtained by subtracting second time from third time designated by the host as a time limit of the transmission of the first response since the reception of the first write request.
According to one embodiment, a semiconductor device includes: a stacked body including an insulating layer, and a conductive layer containing molybdenum; an aluminum oxide layer provided between the insulating layer and the conductive layer; and a protective layer in contact with the aluminum oxide layer, containing one of carbon, nitrogen, or sulfur bonded to aluminum in the aluminum oxide layer, and also in contact with the conductive layer.
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
54.
SEMICONDUCTOR WAFER TRANSPORT CONTAINER AND METHOD FOR MANUFACTURING SAME
A semiconductor wafer transport container of an embodiment includes a resin container configured to store a semiconductor wafer. The vicinity of a surface of the resin of at least an inner surface of the resin container is impregnated with aluminum oxide having a hydroxyl group. A structure i0n which 1 atomic % or more of the aluminum oxide in terms of the concentration of elemental aluminum is dispersed in the resin is present within at least a range of not less than 50 nm nor more than 10 μm in depth from the inner surface.
H01L 21/673 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants utilisant des supports spécialement adaptés
55.
SEMICONDUCTOR DEVICE, SEMICONDUCTOR STORAGE DEVICE, AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
According to one embodiment, a semiconductor device includes a semiconductor layer, an element region provided on the semiconductor layer convexly, having a predetermined width in a first direction along a surface of the semiconductor layer, and extending in a second direction along the surface of the semiconductor layer and intersecting the first direction, a gate electrode arranged above the element region, a liner layer covering the gate electrode, and an element separation portion extends in the second direction on both sides of the element region in the first direction, and the liner layer continuously extends from the gate electrode to the element separation portion and the liner layer in the element separation portion lies below the element separation portion.
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
56.
GENERATION METHOD, SEARCH METHOD, AND GENERATION DEVICE
According to an embodiment, a generation method includes setting and writing. The setting is to set one of multiple first nodes as a second node. The multiple first nodes are included in a directed graph and are each assigned with an ID. The multiple first nodes respectively correspond to multiple first vectors included in a search range. The writing is to write an information piece that is an element related to the second node out of elements of index information corresponding to the directed graph. The information piece includes a second vector that is a first vector corresponding to a second node out of the multiple first vectors. The information piece includes an ID and a third vector for each of third nodes. The third nodes are all out-neighbor nodes of the second node. The third vector corresponds to one of the third nodes.
According to one embodiment, a magnetic memory includes: a magnet configured to store data and shift the data from a first area to a second area by domain wall movement caused by a shift operation; an interconnect spaced apart from the magnet and configured to apply a write field to the magnet at a time of a write operation; and a control circuit configured to cause a shift current for shifting the data to flow in the magnet and to cause a write current for generating the write field to flow in the interconnect, wherein the write current includes a first pulse supplied to the interconnect and a second pulse supplied to the interconnect after the first pulse, and a pulse width of the second pulse is smaller than a pulse width of the first pulse.
G11C 19/08 - Mémoires numériques dans lesquelles l'information est déplacée par échelons, p. ex. registres à décalage utilisant des éléments magnétiques utilisant des couches minces dans une structure plane
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
A semiconductor manufacturing apparatus according to the present embodiment includes a push-up device, a transfer device, an electronic component holding device, and a mounting device. The push-up device is capable of pushing up a plurality of adjacent electronic components among a plurality of electronic components diced from a wafer. The transfer device is capable of transferring the plurality of electronic components pushed up by the push-up device. The electronic component holding device is capable of holding the plurality of electronic components transferred by the transfer device. At least part of the push-up device is capable of pushing up the plurality of adjacent electronic components by spanning the adjacent electronic components on the same surface. The electronic component holding device is capable of switching, for each of the electronic components, a holding state of the electronic component and a non-holding state of the electronic component.
H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
According to one embodiment, a system includes: a memory, and a controller, wherein the memory includes a first die including first and second planes and a second die including a third plane, and the controller issues a read command to the first and second dies, if a read time for first data in the first plane has ended, a read time for second data in the second plane has ended after the end of the read time for the first data, and a read time for third data in the third plane has ended after the end of the read time for the second data, receives the first data from the first die, receives the third data from the second die after completion of receiving the first data, and receives the second data from the first die after completion of receiving the third data.
According to one embodiment, a semiconductor memory device includes a stacked layer body including conductive and insulating layers alternately stacked in a first direction, partition structures each extending in first and second directions in the stacked layer body, and an intermediate structure extending from an upper end and terminating at a position between upper and lower ends of the stacked layer body between adjacent partition structures. The partition structures include a first partition structure including first and second portions arranged in the second direction, the first portion extends from the upper end to the lower end, and the second portion is located between adjacent first portions, extends from the upper end and terminates at the position between the upper and lower ends.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
A non-volatile semiconductor storage device includes: a memory cell array having memory cells arranged therein, the memory cells storing data in a non-volatile manner; and a plurality of transfer transistors transferring a voltage to the memory cells, the voltage to be supplied for data read, write and erase operations with respect to the memory cells. Each of the transfer transistors includes: a gate electrode formed on a semiconductor substrate via a gate insulation film; and diffusion layers formed to sandwich the gate electrode therebetween and functioning as drain/source layers. Upper layer wirings are provided above the diffusion layers and provided with a predetermined voltage to prevent depletion of the diffusion layers at least when the transfer transistors become conductive.
A semiconductor memory device includes a bit line, a first stacked body arranged above the bit line, the first stacked body including a plurality of first conductive layers alternately stacked in a first direction, the first stacked body including a first stairs region and a first bridge region, and a second stacked body arranged above the first stacked body, the second stacked body including a plurality of second conductive layers alternately stacked in the first direction, the second stacked body including a second stairs region and a second bridge region. A width of a lowest layer of the plurality of first conductive layers of the first bridge region in the third direction is larger than a width of a lowest layer of the plurality of second conductive layers of the second bridge region in the third direction.
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
According to one embodiment, a semiconductor memory device includes a stacked body, memory pillars, first and second insulation layers and an isolation region. The stacked body above a substrate includes conductive layers isolated from each other and stacked along a first direction crossing the substrate surface. The memory pillars extend through the stacked body along the first direction. The first insulation layer is provided above the memory pillars. The isolation region is provided higher than upper surfaces of the memory pillars in the stacked body along the first direction, and isolates the stacked body in a second direction crossing the first direction. The second insulation layer is provided on the first insulation layer and a side wall of the isolation region.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
64.
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME
According to one embodiment, a semiconductor memory device includes a first stacked body including a first insulating film and a first conductive film alternately stacked in a first direction. A plurality of first columnar bodies extend in a first stacked body in the first direction and include a first semiconductor portion. A second insulating film is disposed on the first stacked body and includes a material different from that of the first insulating film. The first insulating portion is disposed on the second insulating film. When a second direction is a direction in which a first film extends in a plane that intersects the first direction, the first film penetrates the second insulating film in the first direction and extends in the second direction.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
According to an embodiment, a semiconductor memory device includes first to fifth memory pillars, third to seventh contact plugs respective provided on the first to fifth memory pillars. A first shift amount obtained by shifting the third contact plug in the second direction with respect to the first memory pillar, a second shift amount obtained by shifting the fourth contact plug in the second direction with respect to the second memory pillar, a third shift amount obtained by shifting the fifth contact plug in the second direction with respect to the third memory pillar, a fourth shift amount obtained by shifting the sixth contact plug in the second direction with respect to the fourth memory pillar, and a fifth shift amount obtained by shifting the seventh contact plug in the second direction with respect to the fifth memory pillar are different from each other.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A memory system includes a semiconductor memory device; and a memory controller configured to control the semiconductor memory device. The semiconductor memory device includes a first pin configured to receive a first signal and a second signal sent from the memory controller, the second signal having a smaller amplitude than the first signal. A first receiving circuit is connected to the first pin and is configured to output a third signal and a fourth signal having a smaller amplitude than the third signal. The first receiving circuit outputs the third signal based on a comparison between the first signal and a first voltage, and outputs the fourth signal based on a comparison between the second signal and a second voltage. A first terminating circuit is connected to the first pin and is configured to be disabled if the first pin receives the first signal and enabled if the first pin receives the second signal.
In a memory cell array, a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix. A control circuit controls the potentials of said plurality of word lines and said plurality of bit lines. In an erase operation, the control circuit erases an n number of memory cells (n is a natural number equal to or larger than 2) of said plurality of memory cells at the same time using a first erase voltage, carries out a verify operation using a first verify level, finds the number of cells k (k≤n) exceeding the first verify level, determines a second erase voltage according to the number k, and carries out an erase operation again using the second erase voltage.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
According to one embodiment, in a semiconductor memory device, the first chip has plural memory cells provided at plural intersection positions where the plural first conductive layers and the plural first semiconductor films intersect each other. The second chip has plural memory cells provided at plural intersection positions where the plural second conductive layers and the plural second semiconductor films intersect each other. A first connection configuration and a second connection configuration are insulated from each other. The first connection configuration reaches the third chip from a first conductive layer that a tip of the first semiconductor film reaches among the plural first conductive layers. The second connection configuration reaches the third chip from a second conductive layer that a tip of the second semiconductor film reaches among the plural second conductive layers.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
69.
MEMORY SYSTEM AND METHOD FOR CONTROLLING SEMICONDUCTOR MEMORY
A memory controller receives first, second, and third data by first, second, and third reads, specifying a first address, and respectively specifying first, second, and third read voltages higher in this order. The controller instructs a memory to execute a fourth read specifying a fourth read voltage lower than the first read voltage and the first address when a first difference between a first-value-bit count of the first data and an expected value is smaller than a second difference between a first-value-bit count of the third data and the expected value. The memory controller instructs the memory to execute a fifth read specifying a fifth read voltage higher than the third read voltage and the first address when the first difference is larger than the second difference.
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
A memory system has a nonvolatile memory which comprises memory cells capable of storing 4-bit data of first to fourth bits by sixteen threshold regions including a first threshold region corresponding to an erased state and second to sixteenth threshold regions having higher voltage levels than a voltage level of the first threshold region corresponding to a written state; and a controller which causes the nonvolatile memory to execute a first program for writing data of the first bit and the second bit and then causes the nonvolatile memory to execute a second program for writing data of the third bit and the fourth bit. The controller controls such that the threshold region is any threshold region of a seventeenth threshold region corresponding to an erased state and eighteenth to twentieth threshold regions having higher voltage levels than that of the seventeenth threshold region corresponding to a written state.
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
G06F 3/06 - Entrée numérique à partir de, ou sortie numérique vers des supports d'enregistrement
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
H10B 69/00 - Dispositifs de mémoire morte reprogrammable [EPROM] non couverts par les groupes , p. ex. dispositifs de mémoire morte reprogrammable aux ultraviolets [UVEPROM]
71.
SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE
According to one embodiment, a semiconductor device includes: a first well region of N-type and a second well region of P-type; a PMOS transistor provided in the first well region; and an NMOS transistor provided in the second well region. The PMOS transistor includes a first gate insulating layer and a first gate electrode. The NMOS transistor includes a second gate insulating layer and a second gate electrode. The first gate electrode includes a first semiconductor layer of P-type, a first insulating layer, and a first conductive layer. The second gate electrode includes a second semiconductor layer of N-type, a second insulating layer, and a second conductive layer. A film thickness of the first insulating layer is thicker than a film thickness of the second insulating layer.
H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
According to one embodiment, a memory system includes n memory cells, each capable of storing j bits of data; and a controller. The controller is configured to write a first portion of each of first data to n-th data from among n×j data with consecutive logical addresses to the n memory cells one by one. The first data has a lowest logical address among the n×j pieces of data. The first data to the n-th data have ascending consecutive logical addresses. The controller is configured to write the first portion of one of the first to n-th data as a first bit of the j bits, and write the first portion of another one of the first to n-th data except said one of the first to n-th data as a second bit of the j bits.
G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence
A semiconductor memory device comprising: circuitry configured to perform control to cause a channel of a first memory string including a first memory cell and a second memory cell connected in series to be in a floating state in which the channel is electrically insulated from a first bit line connected to a first end of the first memory string and a source line connected to a second end of the first memory string while applying a write voltage to a first word line connected to a gate of the first memory cell; and decrease a voltage of a second word line connected to a gate of the second memory cell from a first voltage that is less than the write voltage to a second voltage that is less than the first voltage after placing the channel of the first memory string into the floating state.
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
A semiconductor memory device according to an embodiment includes a substrate, a source line, word lines, a pillar, and a first member. The first member is provided to penetrate the source line. The first member includes a first portion which is far from the substrate, and a second portion which is near the substrate. The first member includes a first contact and a first insulating film. The first contact is provided to extend from the first portion to the second portion. The first contact is electrically connected to the substrate. The first insulating film insulates the source line from the first contact. The first member includes a stepped portion at a boundary part between the first portion and the second portion.
H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
A semiconductor memory device according to an embodiment includes: a stacked body in which a plurality of conductive layers and a plurality of insulating layers are alternately stacked one by one; and a plurality of first plate-like portions that penetrate the stacked body in a stacking direction thereof and cross the stacked body in a first direction intersecting the stacking direction, the plurality of first plate-like portions being arranged along the first direction with a gap therebetween.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
According to an embodiment, a semiconductor memory devices includes a first memory string, a bit line, a source line, first and select gate lines, first to third word lines, and a control circuit. The first memory string includes a first selection transistor, first to third memory cells, and a second selection transistor. In a case where data is written to the first memory cell, the control circuit is configured to apply a first voltage to the bit line BL, apply a second voltage to the source line, apply a third voltage to the first select gate line, apply a fourth voltage to the second select gate line, apply a program voltage to the first word line, apply a fifth voltage to the second word line, and apply a sixth voltage to the third word line.
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/24 - Circuits de commande de lignes de bits
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
A memory system includes a nonvolatile memory including a plurality of blocks, and a controller. The controller manages a plurality of streams and allocates a first erased block for which a data erase operation has been completed among the plurality of blocks as a general-purpose block. In a case where use of a first stream among the plurality of streams is started, if two or more erased blocks for which the data erase operation has been completed are included in the plurality of blocks, the controller allocates a second erased block as the write destination block corresponding to the first stream, and if two or more erased blocks for which the data erase operation has been completed are not included in the plurality of blocks, sets the first erased block as the write destination block.
A semiconductor device comprises a control wiring connected to a gate of a first transistor, a second transistor including a first terminal and a second terminal, and a first gate having the control wiring, wherein the first terminal has a first voltage input thereto, wherein the first voltage is provided to turn on the first transistor, a third transistor including a third terminal and a fourth terminal, and a second gate, wherein the third terminal is connected to the second terminal, the fourth terminal controls a voltage of the control wiring, a fourth transistor including a fifth terminal and a sixth terminal, and a third gate, wherein the fourth transistor is turned on by a second control signal, and a capacitor configured to boost, by capacitive coupling, a second voltage output from the fourth terminal in a state in which the first transistor and the second transistor are turned on.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
79.
SEMICONDUCTOR DEVICE, METHOD FOR DESIGNING THE SAME, AND METHOD FOR MANUFACTURING THE SAME
According to an embodiment, a semiconductor device includes a first cell. The first cell includes, a first PMOS transistor, a second PMOS transistor arranged side by side with the first PMOS transistor, a first NMOS transistor, a second NMOS transistor arranged side by side with the first NMOS transistor, and a seventh interconnect not electrically coupled to the first PMOS transistor, the second PMOS transistor, the first NMOS transistor, and the second NMOS transistor.
H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
A template according to the present embodiment includes a substrate, a light transmissive film, and a plurality of convex parts. The substrate has a first surface. The light transmissive film is provided on the first surface, has a second surface on a side opposite to the substrate, and has a composition different from the composition of the substrate. The plurality of convex parts are provided on the second surface and have different heights.
G03F 7/00 - Production par voie photomécanique, p. ex. photolithographique, de surfaces texturées, p. ex. surfaces impriméesMatériaux à cet effet, p. ex. comportant des photoréservesAppareillages spécialement adaptés à cet effet
A semiconductor storage device according to one embodiment includes a multi-layered body and a columnar body. The multi-layered body includes a plurality of gate electrode layers and a plurality of insulating layers.
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A semiconductor storage device according to one embodiment includes a housing having a housing space, a board disposed in the housing space and having a first surface, and a semiconductor memory provided on the first surface.
According to one embodiment, a method for manufacturing a semiconductor memory device includes simultaneously forming a plurality of first holes and a plurality of second holes in a stacked body. The stacked body includes a plurality of first layers and a plurality of second layers. The method includes etching a portion between the second holes next to each other in the stacked body, and connecting at least two or more second holes to form a groove. The method includes forming a film including a charge storage film on a sidewall of the first holes. The method includes forming a channel film on a sidewall of the film including the charge storage film.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
A semiconductor storage device includes first and second stacks, and first to fourth semiconductor layers. The first stack includes first conductive layers and first insulating layers alternately stacked in a first direction. The first semiconductor layer extends through the first stack. The second semiconductor layer extends in a second direction above the first stack and connected to the first semiconductor layer. The second stack includes second conductive layers and second insulating layers alternately stacked in the first direction. The first and second stacks are arranged in a third direction. The third semiconductor layer extends through the second stack. The fourth semiconductor layer extends in the second direction above the second stack and connected to the third semiconductor layer. A third conductive layer is in contact with upper surfaces of the second and fourth semiconductor layers. The second and fourth semiconductor layers are separated from each other in the third direction.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A semiconductor storage device includes a first stacked region, a second stacked region, and a connection region arranged between the first and second stacked regions. In the connection region, one of a plurality of conductor layers in an upper stepped portion is connected to one of the plurality of conductor layers in the first stacked region via one of the plurality of conductor layers in a bridge portion.
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A semiconductor memory device includes a memory block, a plurality of bit lines, a plurality of select gate lines, a plurality of word lines, and a controller. The memory block includes a plurality ofA memory strings, each memory string including a selection transistor and a plurality of memory cells. The plurality of bit lines are arranged in the first direction and connected to the respective memory strings. The plurality of select gate lines are arranged in the second direction and connected to gates of the respective selection transistors of the memory strings. The plurality of word lines are arranged in the third direction and connected to gates of the respective memory cells of the memory strings. The controller is configured to perform an erase operation in a unit of the memory block, and perform a sequence of erase verify operations.
G11C 16/16 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p. ex. des réseaux, des mots, des groupes
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/06 - Circuits auxiliaires, p. ex. pour l'écriture dans la mémoire
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
87.
SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF
According to one embodiment, a semiconductor device includes a substrate; a semiconductor chip provided on the substrate; a resin covering the semiconductor chip; and a metal film provided on the resin. The metal film includes a first metal layer provided on the resin, a second metal layer provided on the first metal layer, and a third metal layer provided on the second metal layer. The first metal layer and the second metal layer contain a same material, and a particle diameter of the second metal layer is smaller than a particle diameter of the first metal layer.
A device includes first-lines located in a first direction of a first insulator. The first lines are arrayed in a second direction and extend in a third direction. Second insulators are located on the first-lines, respectively. The width of each of the second insulators in the second direction in a face in contact with a corresponding first-line is smaller than the width of the corresponding first-line. Third insulators are located correspondingly on the first-lines, respectively, and each coat both side surfaces of an associated one of the second insulators. A fourth insulator is located on the third insulators. A fifth insulator is located on the fourth insulator. A first contact penetrates through the second to fifth insulators to be connected to the first-lines. A second line is located on the first contact. The first contact, or the second and fourth insulators are located in the first direction of the first-lines.
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
89.
SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME
In one embodiment, a semiconductor device includes a lower insulator, and a plurality of lower pads provided in the lower insulator. The device further includes an upper insulator provided on the lower insulator, and a plurality of upper pads provided on the plurality of lower pads in the upper insulator. Furthermore, a second pad that is included in the plurality of upper pads is disposed on a first pad that is included in the plurality of lower pads, and a structure of the second pad is different from a structure of the first pad.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 41/40 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
According to an embodiment, a semiconductor memory device includes a first chip which includes first and second memory cells, a second chip which includes third and fourth memory cells, and a third chip which includes a row decoder. In a first program operation of the first memory cell, the row decoder applies a first program voltage to the first word line. In a first program operation of the second memory cell, the row decoder applies a second program voltage higher than the first program voltage to the first word line. In a first program operation of the third memory cell, the row decoder applies a third program voltage to the first word line. In a first program operation of the fourth memory cell, the row decoder applies a fourth program voltage higher than the third program voltage to the first word line.
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
G11C 16/08 - Circuits d'adressageDécodeursCircuits de commande de lignes de mots
G11C 16/34 - Détermination de l'état de programmation, p. ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
According to an embodiment, a semiconductor memory device includes a first chip, a second chip, and third chip. The first chip includes a first pillar including a first memory cell and a second memory cell coupled in series. The second chip includes a second pillar including a third memory cell and a fourth memory cell coupled in series. The third chip includes a row decoder to which a first word line, a second word line, and a third word line are coupled. The first word line is coupled to a gate of the first memory cell. The second word line is coupled to a gate of the third memory cell. The third word line is coupled to gates of the second memory cell and the fourth memory cell.
A memory device includes a first memory cell array, a second memory cell array disposed in a first direction with respect to the first memory cell array, a first contact plug extending in the first direction through the first memory cell array, and a second contact plug extending in the first direction through the second memory cell array. The first memory cell array includes first electrode layers stacked in a first direction, and a first semiconductor pillar extending through the first electrode layers in the first direction. The second memory cell array including second electrode layers stacked in the first direction, and a second semiconductor pillar extending in the first direction through the second electrode layers. The first contact plug is electrically connected to the first semiconductor pillar, and the second contact plug is electrically connected to the second semiconductor pillar and the first contact plug.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
In one embodiment, a semiconductor device includes a substrate, one or more first substrate pads provided on the substrate, and one or more first chips provided on the substrate and located in a first direction from the first substrate pads, each of the first chips including one or more first chip pads electrically connected to the first substrate pads. The device further includes one or more second substrate pads provided on the substrate, and one or more second chips provided on the first chips and located in a second direction from the second substrate pads, the second direction intersecting the first direction, each of the second chips including one or more second chip pads electrically connected to the second substrate pads. Moreover, each of the second chip pads is located to overlap with a highest first chip of the first chips in planar view.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/498 - Connexions électriques sur des substrats isolants
An etching method according to the present embodiment includes etching a structure from inside of a hole or a slit provided in the structure, using a chemical etching solution containing an acid and a polymer.
C09K 13/08 - Compositions pour l'attaque chimique, la gravure, le brillantage de surface ou le décapage contenant un acide inorganique contenant un composé du fluor
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
95.
SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME
A semiconductor memory device according to the present embodiment includes a stacked body, a semiconductor layer, a first insulating film, a charge storage film, a second insulating film, a third insulating film, and an insulating portion. The stacked body is a stacked body in which an electrode layer and an insulating layer are alternately stacked in a first direction. The second insulating film is disposed between the stacked body and the charge storage film along the first direction. The third insulating film is disposed between the insulating layer and the second insulating film. The insulating portion is disposed in an end portion on a side of the third insulating film of the insulating layer, the insulating portion overlapping the electrode layer as viewed in the first direction. A density of the insulating portion differs from a density of the insulating layer.
H10B 43/30 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
A memory system according to an embodiment includes a first board, a control circuit, and a semiconductor storage device. The semiconductor storage device includes a second board, a plurality of semiconductor memory chips, and a plurality of connection terminals. Each of the plurality of semiconductor memory chips includes only a plurality of first terminals for one channel configured of a predetermined number of terminals. The plurality of first terminals serve as terminals capable of transferring data signals or timing signals. The plurality of connection terminals include only a plurality of second terminals for one channel configured of the predetermined number of terminals. The plurality of second terminals serve as terminals capable of transferring the data signals or the timing signals.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
97.
SEMICONDUCTOR INTEGRATED CIRCUIT, RECEPTION DEVICE, AND MEMORY SYSTEM
According to one embodiment, a semiconductor integrated circuit includes: a comparator configured to execute comparison processing of differential analog signals; and a control circuit configured to determine values of a plurality of bits based on a result of the comparison processing of the comparator and generate a digital signal including the determined values of the plurality of bits, wherein the control circuit is configured to set an initial value for a first bit of a determination target among the plurality of bits, and if the determination of the first bit is not ended in a first period, set a first temporary value having a first value for the first bit.
A memory device includes a first conductor and a charge storage film extending along a first direction; a first semiconductor of a first conductive type; a second and third semiconductor each of a second conductive type; and a stack comprising a second conductor, a first insulator, and a third conductor sequentially stacked along the first direction and each extending along a second direction. The first conductor, the charge storage film, the first semiconductor, and the stack are arranged in this order along a third direction. The second semiconductor is in contact with the first semiconductor and the second conductor, between the second conductor or the first insulator and the charge storage film.
H10B 43/30 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
Each of first, second, and third string has one end coupled to a first interconnect and another end coupled to a second interconnect. The first, second, and the third strings include first, second, and third memory cell transistor, respectively. A first power supply line is coupled to a gate of the first memory cell transistor via a first transistor and coupled to a gate of the second memory cell transistor via a second transistor. A second power supply line is coupled to a gate of the third memory cell transistor and applies a voltage different from that of the first power supply line during data erasing.
A semiconductor memory device includes a conducting layer and an insulating layer that are disposed above a semiconductor substrate, a plurality of pillars that extend in a direction which crosses a surface of the semiconductor substrate, and a plate that is disposed between the plurality of pillars and extends in the same direction as the pillars. A surface of the plate, which faces the pillars, has convex portions and non-convex portions.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
H10B 43/00 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
H10D 30/69 - Transistors IGFET ayant des isolateurs de grille à piégeage de charges, p. ex. transistors MNOS
