A structure includes an integrated circuit (IC) chip including an IC region and a peripheral region around the IC region. A first continuous deep trench (DT) is defined in the peripheral region around the IC region, and an air gap is defined by a first dielectric liner in the first continuous DT. The structure provides a moisture barrier and a crack stop.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
2.
SEMICONDUCTOR DEVICES HAVING NON-UNIFORM PATTERN DENSITY FOR HYBRID BONDING
The embodiments herein relate to semiconductor devices having a non-uniform pattern density for hybrid bonding. A semiconductor structure is provided. The semiconductor structure may include a semiconductor device having a substrate, a device region over the substrate, a bonding region over the device region, and a plurality of bonding structures in the bonding region. The bonding region may include a first bonding area having a first pattern density, a second bonding area having a second pattern density adjacent to the first bonding area, and a third bonding area having a third pattern density adjacent to the second bonding area. The plurality of bonding structures in the bonding region may include a first bonding structure in the first bonding area, a second bonding structure in the second bonding area, and a third bonding structure in the third bonding area.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
3.
CAPACITOR STRUCTURES AND METHODS OF FORMING THEREOF
A structure including a first dielectric layer having a tapered portion over a substrate is provided. The tapered portion includes a first side surface and a second side surface. A metal-insulator-metal (MIM) capacitor stack is arranged over the tapered portion of the first dielectric layer. The MIM capacitor stack includes a first electrode layer arranged over the first side surface and the second side surface of the tapered portion, a capacitor dielectric arranged over the first electrode layer over the first side surface and the second side surface of the tapered portion and a second electrode layer arranged over the capacitor dielectric over the first side surface and the second side surface of the tapered portion.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 27/08 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type
4.
STRUCTURE WITH IC DIE WITH ENLARGED AREA IN SCRIBE REGION
A structure includes an IC die having an edge perimeter and an indentation extending inwardly at a portion of the edge perimeter. The structure also includes a scribe region including a first section defined along the edge perimeter of the IC die and a second section defined in the indentation. The first section has a first width relative to the edge perimeter and the second section has a second width relative to the edge perimeter greater than the first width. The second section of the scribe region provides a wider, enlarged area for wider in-frame structures, such as alignment marks, while the first section of the scribe region has a smaller width to provide area for smaller in-frame structures.
H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
The present disclosure relates to semiconductor structures and, more particularly, to via bars interleaved between conductive plates of a capacitor structure and methods of manufacture. The structure includes: a capacitor structure having a plurality of capacitor plates within layers of dielectric material; a wiring structure in a lower layer of the dielectric material, the wiring structure electrically connecting to one of the capacitor plates; and a plurality of via bars within the layers of dielectric material and interleaved with the plurality of capacitor plates. The plurality of via bars have a different width dimension than the plurality of capacitor plates.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
The present disclosure relates to semiconductor structures and, more particularly, to high-voltage electrostatic discharge devices and methods of manufacture. The structure includes: a semiconductor material including an emitter region, a base region adjacent to the emitter region; and a collector region; a thermally grown insulator region on the semiconductor material extending from the base region to the collector region; and a field plate on the thermally grown insulator region and overlapping with the base region.
Structures for a laterally-diffused metal-oxide-semiconductor device and methods of forming a structure for a laterally-diffused metal-oxide-semiconductor device. The structure comprises a drain and a source in a semiconductor substrate. The source includes a source region having a first terminating end, a second terminating end, and a length between the first terminating end and the second terminating end. The structure further comprises a shallow trench isolation region in the semiconductor substrate. The shallow trench isolation region surrounds the drain. The structure further comprises a gate that surrounds the shallow trench isolation region and the drain. The gate has a side section between the drain and the source region, the side section of the gate has a width, and the gate has a length in a direction transverse to the width. The length of the source region is substantially equal to the length of the gate.
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
A ferroelectric transistor (FeFET) memory device includes a metal gate, a gate dielectric layer adjacent to the metal gate, a semiconductor channel layer adjacent to the gate dielectric layer, a metal drain electrode, and a metal source electrode recessed into the semiconductor channel layer. The metal gate may be oriented above or below the metal source and drain electrodes with respect to a semiconductor substrate.
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
H10D 64/68 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS] caractérisées par l’isolant, p. ex. par l’isolant de grille
9.
STRUCTURES INCLUDING METAL-INSULATOR-METAL (MIM) CAPACITORS WITH VOIDS
The embodiments herein relate to structures of MIM capacitors including a sealed void and methods of forming the same. According to an aspect of the present disclosure, a structure is provided. The structure includes a MIM capacitor having a first electrode and a second electrode over the first electrode. A conductive via is laterally adjacent to the second electrode and electrically connected to the first electrode. A void extends around an outer perimeter of the second electrode.
H01L 21/3213 - Gravure physique ou chimique des couches, p. ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
10.
Bi-directional semiconductor-controlled rectifier with dual-level isolation structures and method
Disclosed is a semiconductor structure including a device (e.g., a bi-directional semiconductor-controlled rectifier, such as a bi-directional silicon-controlled rectifier (BDSCR)) and, within the device, at least two dual-level isolation structures. Each dual-level isolation structure includes a first section at the top surface of the semiconductor substrate and one or more second sections extending through the first section deeper into the semiconductor substrate. The dual-level isolation structures are positioned within the device so as to increase well resistance. By increasing well resistance, the trigger voltage of the device can be reduced without increasing device size. Also disclosed is a method of forming dual-level isolation structures within such a device.
H10D 62/815 - Corps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux de structures présentant des effets de confinement quantique, p. ex. des puits quantiques uniquesCorps semi-conducteurs, ou régions de ceux-ci, de dispositifs ayant des barrières de potentiel caractérisés par les matériaux de structures présentant une variation de potentiel périodique ou quasi-périodique de structures présentant une variation périodique ou quasi-périodique de potentiel, p. ex. super-réseaux ou puits quantiques multiples [MQW]
H10D 89/60 - Dispositifs intégrés comprenant des dispositions pour la protection électrique ou thermique, p. ex. circuits de protection contre les décharges électrostatiques [ESD].
The present disclosure relates to semiconductor structures and, more particularly, to Hall effect sensors and methods of manufacture. The structure includes: a semiconductor material; a buried isolation layer below the semiconductor material; a deep trench structure having conductive material and within the semiconductor material and contacting the buried isolation layer; a plurality of shallower trench structures having the conductive material and partially within the semiconductor material and remote from the buried isolation layer; and a doped region within the semiconductor material adjacent to the plurality of shallower trench structures.
G01R 15/20 - Adaptations fournissant une isolation en tension ou en courant, p. ex. adaptations pour les réseaux à haute tension ou à courant fort utilisant des dispositifs galvano-magnétiques, p. ex. des dispositifs à effet Hall
G01R 33/07 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs à effet Hall
The present disclosure relates to semiconductor structures and, more particularly, to a transistor integration scheme and methods of manufacture. The structure includes: a first device on a semiconductor substrate; and a second device on the semiconductor substrate, the second device having a recessed channel region below a surface of the first device.
H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
13.
NEURON CIRCUITS FOR A SPIKING NEURAL NETWORK BASED ON A VOLTAGE-CONTROLLED MAGNETIC-TUNNEL-JUNCTION LAYER STACK
Structures for a spiking neural network including a magnetic-tunnel-junction layer stack and methods of forming such structures. The structure comprises a leaky-integrate-fire neuron including a magnetic-tunneling-junction layer stack, and a power source connected to the magnetic-tunneling-junction layer stack. The power source is configured to provide a plurality of voltage pulses to the magnetic-tunneling-junction layer stack.
The present disclosure relates to semiconductor structures and, more particularly, to devices with a three dimensional channel and methods of manufacture. The structure includes: a drift region within a semiconductor substrate; a shallow trench isolation structure within the drift region; and a gate structure within the shallow trench isolation structure and extending to an upper surface of the semiconductor substrate adjacent to the drift region.
The disclosure provides structures and methods to provide a discontinuous barrier film between an emitter and base of a bipolar transistor. A structure according to the disclosure includes a discontinuous barrier film vertically interposed between an emitter and a base of a heterojunction bipolar transistor. Methods of the disclosure include: forming a collector terminal within a semiconductor substrate; forming a base terminal on the collector terminal; forming a discontinuous barrier film on the base terminal; and forming an emitter terminal over the base terminal and the discontinuous barrier film to define a bipolar transistor. The discontinuous barrier film is vertically interposed between the emitter terminal and the base of the bipolar transistor.
H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
Structures for a flash memory cell array and methods of forming a structure for a flash memory cell array. The structure comprises a first gate stack including a first control gate and a second gate stack including a second control gate. The first control gate has a first sidewall, a second sidewall opposite from the first sidewall, and a gate strap region, and the gate strap region includes a projection extending outwardly from the first sidewall of the first control gate. The second control gate has a first sidewall and a second sidewall opposite from the first sidewall, and the second sidewall of the second control gate faces the second sidewall of the first control gate.
H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
The present disclosure relates to semiconductor structures and, more particularly, to high-voltage electrostatic discharge devices and methods of manufacture. The structure includes: a semiconductor material comprising an emitter region, a base region, and a collector region; a thermally grown insulator region on the semiconductor material which extends over a junction of the base region and the collector region; a first field plate on the thermally grown insulator region, the first field plate being electrically connected to the emitter region; and a second field plate on the thermally grown insulator region, the second field plate being electrically connected to the collector region.
The present disclosure relates to semiconductor structures and, more particularly, to a device with improved latch-up immunity and methods of manufacture. The structure includes: a semiconductor substrate including a layer of a first conductivity type; a first semiconductor material over the layer of the first conductivity type, the first semiconductor layer including the first conductivity type and a layer of a second conductivity type; a second semiconductor material of the second conductivity type over the layer of the second conductivity type; and a deep trench isolation structure electrically connecting to the layer of the first conductivity type, the deep trench isolation layer extending through the first semiconductor material and the second semiconductor material.
Structures including a photodetector, such as a single-photon avalanche diode, and related methods. The structure comprises a semiconductor layer, a photodetector including a well in the semiconductor layer, and a deep trench isolation region including a first conductor layer extending through the semiconductor layer. The deep trench isolation region surrounds the photodetector. The structure further comprises a bond pad, and an electrical connection including a second conductor layer extending from the bond pad through the semiconductor layer.
Embodiments of the disclosure provide a structure and related method for a capacitive junction between a silicide layer and an electrode. A structure of the disclosure includes a silicide layer on a substrate. A dielectric layer is over the substrate and the silicide layer. An electrode is within a wiring layer on the dielectric layer. The dielectric layer defines a capacitive junction between the silicide layer and the electrode.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
21.
BUFFERED THIN FILM RESISTOR WITH METAL-INSULATOR-METAL (MIM) INTEGRATION
The present disclosure relates to semiconductor structures and, more particularly, to a buffered thin film resistor (TFR) with metal-insulator-metal (MIM) capacitor integration and methods of manufacture. The structure includes: a first buffer contact on a substrate; a second buffer contact on the substrate, the second buffer contact being on a same wiring level as the first buffer contact; a stack of resistive thin films contacting the first buffer contact and the second buffer contact, the stack of resistive thin films extending on the substrate between the first buffer contact and the second buffer contact; and electrical contacts that are in physical contact to a top plate of the stack of resistive thin films.
H01L 27/01 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant uniquement des éléments à film mince ou à film épais formés sur un substrat isolant commun
The present disclosure relates to semiconductor structures and, more particularly, to electrostatic devices and methods of manufacture. The structure includes: a device having a collector region, an emitter region, and a base region; an oxidation structure within the base region; and an isolation structure abutting the oxidation structure and extending between the base region and the emitter region.
The present disclosure relates to semiconductor structures and, more particularly, to under-body source contact structures and methods of manufacture. The structure includes: a gate structure on a semiconductor layer; a drift region within the semiconductor layer, below the gate structure; a body region within the semiconductor layer, below the gate structure; a contact region within the body region, the contact region being devoid of a silicide contact; and a silicide contact remote from the contact region within the semiconductor layer.
H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
A structure including a semiconductor layer having a body region of a first conductivity type and a first electrode including a doped region of a second conductivity type in the semiconductor layer is provided. The doped region is adjacent to the body region. The doped region includes a first portion and a second portion extending laterally from the first portion. The first portion has a first width and the second portion has a second width. The first width is greater than the second width. A ferroelectric layer is arranged on the semiconductor layer over the body region. A second electrode is arranged on the ferroelectric layer. The first portion and the second portion of the doped region partially underlap the second electrode.
H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
G11C 11/14 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments à pellicules minces
G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
G11C 11/22 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des éléments ferro-électriques
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
A semiconductor device includes a first substrate, a second substrate bonded to the first substrate, and at least one thermally conductive structure that extends through a portion of the first substrate and a portion of the second substrate and is vertically aligned with an active region of the first substrate. The at least one thermally conductive structure is electrically insulated from electrically active structures in the semiconductor device. The thermally conductive structure acts as a heat sink to transfer heat from the active region.
H01L 23/367 - Refroidissement facilité par la forme du dispositif
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10D 86/00 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre
26.
Structures including a photodetector and multiple cathode contacts
Structures including a photodetector, such as a single-photon avalanche diode, and related methods. The structure comprises a semiconductor layer having a device region and a top surface, and a photodetector including a first well in the device region and a second well. The first well is disposed between the second well and the top surface. The structure further comprises a deep trench isolation region that extends from the top surface into the semiconductor layer. The deep trench isolation region surrounds a perimeter of the device region, and the deep trench isolation region comprises a dielectric material. The structure further comprises a contact including a conductor layer that extends from the top surface of the semiconductor layer to the second well. The contact has a first discrete position about the perimeter of the device region.
H10F 30/225 - Dispositifs individuels à semi-conducteurs sensibles au rayonnement dans lesquels le rayonnement commande le flux de courant à travers les dispositifs, p. ex. photodétecteurs les dispositifs ayant des barrières de potentiel, p. ex. phototransistors les dispositifs étant sensibles au rayonnement infrarouge, visible ou ultraviolet les dispositifs ayant une seule barrière de potentiel, p. ex. photodiodes la barrière de potentiel fonctionnant en régime d'avalanche, p. ex. photodiodes à avalanche
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H10F 71/00 - Fabrication ou traitement des dispositifs couverts par la présente sous-classe
A contactless current sensing circuit for sensing current in a conductive wire on a dielectric substrate of a printed circuit board (PCB) includes a plurality of magnetic tunneling junction (MTJ) structures including first and second MTJ structures on a first side of the conductive wire, and third and fourth MTJ structures on a second side of the conductive wire opposite to the first side. The MTJ structures are located within the H-field induced by a current flowing through the conductive wire.
G01R 33/09 - Mesure de la direction ou de l'intensité de champs magnétiques ou de flux magnétiques en utilisant des dispositifs galvano-magnétiques des dispositifs magnéto-résistifs
H05K 1/18 - Circuits imprimés associés structurellement à des composants électriques non imprimés
28.
Structures with deep trench isolation regions for a high-voltage field-effect transistor
Structures for a high-voltage field-effect transistor that include a deep trench isolation region and methods of forming such structures. The structure comprises a semiconductor substrate, a semiconductor layer on the semiconductor substrate, and a doped layer between the semiconductor layer and the semiconductor substrate. The structure further comprises a trench isolation region including a metal layer that extends through the semiconductor layer and the doped layer into the semiconductor substrate.
The embodiments herein relate to stacked semiconductor structures including a passive device and methods of forming the same. A semiconductor structure is provided. The semiconductor structure includes a substrate, a first active layer, a second active layer, a first interconnection structure, a second interconnection structure, a first interlayer dielectric stack, and a passive device. The first active layer is in the substrate and the second active layer is vertically over the first active layer. The first interconnection structure is between the first active layer and the second active layer. The second interconnection structure is between the first interconnection structure and the second active layer. The first interlayer dielectric stack is between the first interconnection structure and the second interconnection structure. The passive device is in the first interlayer dielectric stack.
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
30.
Laterally-diffused metal-oxide-semiconductor devices with a field plate
Structures for a laterally-diffused metal-oxide-semiconductor device and methods of forming same. The structure comprises a semiconductor substrate including a trench, a source and a drain in the semiconductor substrate, a gate laterally positioned between the trench and the source, and a field plate inside the trench. The field plate is laterally positioned between the gate and the drain. The structure further comprises a gate dielectric between the gate and the semiconductor substrate. The gate dielectric includes a first section adjacent to the field plate and a second section adjacent to the source. The first section is thicker than the second section.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H01L 29/66 - Types de dispositifs semi-conducteurs
H10D 30/60 - Transistors à effet de champ à grille isolée [IGFET]
H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
H10D 62/17 - Régions semi-conductrices connectées à des électrodes ne transportant pas de courant à redresser, amplifier ou commuter, p. ex. régions de canal
H10D 64/00 - Électrodes de dispositifs ayant des barrières de potentiel
H10D 64/27 - Électrodes ne transportant pas le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. grilles
H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
31.
STRUCTURES INCLUDING TRENCH CAPACITORS AND METHODS OF FORMING THE SAME
A structure including a first chip and a second chip stacked over and bonded to the first chip at a bonding interface is provided. The first and second chips form a device stack. The first chip includes a first dielectric and first interconnects arranged in the first dielectric. The second chip includes a second dielectric over the first dielectric and second interconnects arranged in the second dielectric. A trench capacitor is arranged in the device stack. The trench capacitor extends through the second chip, the bonding interface and at least partially into the first chip.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
The disclosed subject matter relates generally to capacitors in semiconductor devices and integrated circuit (IC) chips. More particularly, the present disclosure relates to a metal-dielectric-metal capacitor having electrically floating metal layers and an interconnect level that is devoid of any metal layers. The present disclosure provides a capacitor having a first interconnect level above a substrate, a first plurality of metal layers in the first interconnect level, a second interconnect level above the first interconnect level, a second plurality of metal layers in the second interconnect level, in which the metal layers in the second plurality of metal layers are electrically floating, a third interconnect level above the second interconnect level, the third interconnect level is devoid of any metal layers, a fourth interconnect level above the third interconnect level, and a third plurality of metal layers in the fourth interconnect level.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 27/08 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type
33.
FERROELECTRIC CAPACITIVE MEMORY DEVICES WITH A MULTIPLE-WORK-FUNCTION ELECTRODE
Structures for a ferroelectric capacitive memory device and methods of forming a structure for a ferroelectric capacitive memory device. The structure comprises a first electrode including a first doped region in a semiconductor layer and a second doped region in the semiconductor layer, an interconnection that is configured to connect the first doped region to the second doped region, a ferroelectric layer on the semiconductor layer, and a second electrode including a first section and a second section on the ferroelectric layer. The first section of the second electrode comprises a first material with a first work function, and the second section of the second electrode comprises a second material with a second work function that is greater than the first work function of the first material.
H01L 29/51 - Matériaux isolants associés à ces électrodes
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
34.
SINGLE-PHOTON AVALANCHE DIODES WITH HYBRID TRENCH ISOLATION STRUCTURES
Structures for a single-photon avalanche diode and methods of forming a structure for a single-photon avalanche diode. The structure comprises a semiconductor layer on a semiconductor substrate, a cathode comprising a first doped region in the semiconductor substrate, and an anode comprising a second doped region adjacent to a top surface of the semiconductor layer. The structure further comprises a first trench isolation structure including a first conductor layer extending from the top surface of the semiconductor layer through the semiconductor layer to the first doped region. The first conductor layer of the first trench isolation structure is connected to the first doped region. The structure further comprises a second trench isolation structure adjacent to the first trench isolation structure. The second trench isolation structure includes a second conductor layer extending from the top surface of the semiconductor layer fully through the first doped region.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
Structures for a single-photon avalanche diode and methods of forming a structure for a single-photon avalanche diode. The structure comprises a semiconductor layer on a top surface of a semiconductor substrate, a light-absorbing layer on a first portion of the semiconductor layer, a dielectric layer on a second portion of the semiconductor layer, and a doped region in the semiconductor substrate adjacent to the semiconductor layer. The structure further comprises a deep trench isolation structure that penetrates through the dielectric layer and the second portion of the semiconductor layer to the doped region. The deep trench isolation structure includes a conductor layer and a dielectric liner, the dielectric liner includes a portion between the conductor layer and the semiconductor layer, and the conductor layer is connected to the first doped region.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 31/0352 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails caractérisés par leurs corps semi-conducteurs caractérisés par leur forme ou par les formes, les dimensions relatives ou la disposition des régions semi-conductrices
H01L 31/18 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
36.
STRUCTURES HAVING 1T1R ARCHITECTURE FOR RESISTIVE RANDOM-ACCESS MEMORY DEVICES
The embodiments herein relate to structures having 1T1R architecture for RRAM devices and methods of forming the same. A structure for a memory device is provided. The structure includes a memory cell and a transistor. The memory cell includes a first electrode and a second electrode. The transistor is adjacent to the memory cell. The transistor includes a gate electrode including an upper section and a lower section, a third electrode under the gate electrode, and the second electrode, wherein the second electrode is above the third electrode and laterally adjacent to the lower section of the gate electrode.
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
37.
Buffered top thin film resistor, MIM capacitor, and method of forming the same
A semiconductor device includes a dielectric layer over a back end of line (BEOL) metal layer, a metallic resistive layer over the dielectric layer, a resistor comprising a metallic resistive film that is a first portion of the metallic resistive layer, and a metal-insulator-metal (MIM) capacitor. The insulator of the MIM capacitor comprises at least two layers including a first layer that is a second portion of the metallic resistive layer and a second layer that is the dielectric layer.
H10D 84/00 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
H10D 1/47 - Résistances n’ayant pas de barrières de potentiel
H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
The present disclosure relates to semiconductor structures and, more particularly, to devices with a metal field plate extension and methods of manufacture. The structure includes: a gate structure over a semiconductor substrate; a drift region under the gate structure; a source region adjacent to the gate structure; a drain region in the drift region; a isolation structure within the drift region; and a contact extending from the source region and into the isolation structure within the drift region.
H10D 64/00 - Électrodes de dispositifs ayant des barrières de potentiel
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
According to various embodiments, there may be provided an interposer. The interposer including: a substrate; a dielectric layer disposed on the substrate; a via disposed entirely within the dielectric layer; a resistive film layer disposed to line the via; a metal interconnect disposed in the resistive layer lined via; and a plurality of metal lines disposed in the dielectric layer, the plurality of metal lines including a first metal line connected to the metal interconnect, a second metal line connected to the resistive film layer at a first point, and a third metal line connected to the resistive film layer at a second point.
H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
40.
NEURON CIRCUITS FOR A SPIKING NEURAL NETWORK BASED ON MAGNETIC-TUNNEL-JUNCTION LAYER STACKS CONNECTED IN SERIES
Structures including multiple magnetic-tunnel-junction layer stacks and methods of forming such structures. The structure comprises a first magnetic-tunneling-junction layer stack, a second magnetic-tunneling-junction layer stack connected in a series connection to the first magnetic-tunneling-junction layer stack, and a pulsed power supply connected to the first and second magnetic-tunneling-junction layer stacks.
G06N 3/049 - Réseaux neuronaux temporels, p. ex. éléments à retard, neurones oscillants ou entrées impulsionnelles
G06N 3/047 - Réseaux probabilistes ou stochastiques
G06N 3/063 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens électroniques
41.
MULTIPLE-DEPTH TRENCH ISOLATION FOR ELECTROSTATIC DISCHARGE PROTECTION DEVICES
Structures including an electrostatic discharge protection device and methods of forming same. The structure comprises a semiconductor substrate having a top surface, an electrostatic discharge protection device including a base in the semiconductor substrate, and first and second trench isolation regions disposed in the base of the electrostatic discharge protection device. The first trench isolation region extends from the top surface of the semiconductor substrate to a first depth in the base, the second trench isolation region extends from the top surface of the semiconductor substrate to a second depth in the base, and the second depth greater than the first depth.
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 27/082 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants bipolaires
The embodiments herein relate to antifuses capable of forming localized conductive links and methods of forming the same. An antifuse is provided. The antifuse includes a substrate, a dielectric liner, and an electrode. The substrate includes a conductor layer, and a trench is in the conductor layer. The trench includes a first conductor surface and a second conductor surface. The dielectric liner is in the trench. The electrode is on the dielectric liner in the trench, and the electrode includes a first electrode surface and a second electrode surface converging to the first electrode surface.
A device includes an antifuse structure. The antifuse structure includes a first contact structure and a second contact structure in a first interlevel dielectric (ILD) layer, an opening arranged between the first contact structure and the second contact structure in the first ILD layer, and a dielectric capping layer lining at least sidewalls of the opening. A second ILD layer is arranged over the first ILD layer and in the opening. The second ILD layer lines the dielectric capping layer on at least the sidewalls of the opening. A third contact structure is arranged between the first contact structure and the second contact structure. The third contact structure includes a first portion in the opening.
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
44.
Trench isolation structures with varying depths and method of forming the same
The present disclosure generally relates to trench isolation structures for semiconductor devices. More particularly, the present disclosure relates to semiconductor devices having trench isolation structures with varying depths for electrically isolating integrated circuit (IC) components in the semiconductor devices. The present disclosure also relates to method of forming the trench isolation structures.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
An assembly is provided. The assembly includes a packaged semiconductor device and an outer enclosure enclosing the packaged semiconductor device. The assembly includes a packaged semiconductor device having a semiconductor chip and an outer enclosure enclosing the packaged semiconductor device. The packaged semiconductor device includes at least four opposing sides. The outer enclosure includes a magnetic material and further includes a lower section embedding the packaged semiconductor device, an upper section over the lower section, and a non-magnetic region arranged between the upper section and the lower section adjacent to the at least four opposing sides of the packaged semiconductor device.
Structures for a field-effect transistor and methods of forming a structure for a field-effect transistor. The structure comprises one or more semiconductor layers, a gate on the one or more semiconductor layers, a source/drain region including a first portion in the one or more semiconductor layers and a second portion in the one or more semiconductor layers, and a defect region in the one or more semiconductor layers. The defect region is disposed adjacent to the first portion of the source/drain region.
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/84 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant autre chose qu'un corps semi-conducteur, p.ex. étant un corps isolant
H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
A photodiode device includes a layer of semiconductor material, a plurality of pixels, each of the pixels including a diode structure on a first side of the layer of semiconductor material and a conductive layer on a second side of the layer of semiconductor material, deep trench isolation (DTI) structures isolating adjacent pixels from one another, a first vertical conductive layer over a first side of each DTI structure, and a second vertical conductive layer over a second side of each DTI structure. The first vertical conductive layer extends from the conductive layer to a first contact on the first side of each DTI structure, and the second vertical conductive layer extends from the conductive layer to a second contact on the second side of each DTI structure.
Structures for a random number generator that include magnetic-tunnel-junction layer stacks and methods of forming such structures. The structure comprises a write line, first and source lines, a first transistor connected by the first source line to a first end of the write line, and a second transistor connected by the second source line to a second end of the write line. The structure further comprises a plurality of magnetic-tunneling-junction layer stacks disposed on the write line between the first and second ends of the write line.
Structures including a single-photon avalanche diode and methods of forming such structures. The structure comprises a semiconductor substrate including a trench. The trench surrounds a portion of the semiconductor substrate. The structure further comprises a deep trench isolation region that includes a dielectric layer and a semiconductor layer inside the trench. The dielectric layer is disposed between a sidewall of the trench and the semiconductor layer. The structure further comprises an active device that includes a doped region in the semiconductor layer.
H01L 31/02 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
50.
ASYMMETRIC JUNCTIONLESS FIN FIELD EFFECT TRANSISTORS
The present disclosure relates to semiconductor structures and, more particularly, to asymmetric junctionless fin field effect transistor (FINFET) structures and methods of manufacture. The structure includes: a nanowire fin comprising a first width adjacent to a source region and a second width adjacent to a drain region, the first width and the second width being different dimensions; and a gate structure over the nanowire fin, the gate structure spanning over the first width and the second width and being between the source region and the drain region.
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
51.
RESISTIVE MEMORY ELEMENTS WITH A MULTIPLE-MATERIAL ELECTRODE
Structures for a resistive memory element and methods of forming a structure for a resistive memory element. The structure comprises a resistive memory element including a first electrode, a second electrode, and a switching layer between the first electrode and the second electrode. The first electrode includes a first metal feature and a second metal feature inside the first metal feature. The first metal feature comprising a first metal, and the second metal feature comprises a second metal with a different composition than the first metal. The first metal feature adjoins a first portion of the switching layer, and the second metal feature adjoins a second portion of the switching layer.
H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
52.
Optoelectronic device including photodiode having buried layer with different thicknesses
The present disclosure generally relates to semiconductor devices for use in optoelectronic/photonic applications and integrated circuit (IC) chips. More particularly, the present disclosure relates to devices containing photodiodes such as avalanche photodiodes (APDs) and single photon avalanche diodes (SPADs). The present disclosure may provide a device including a substrate, a first well of a first conductivity type in the substrate, a second well of a second conductivity type in the substrate, and a buried layer of the second conductivity type in the substrate. The buried layer may be below the first well and the second well. The buried layer may have a first section and a second section, in which the first section has a larger thickness than the second section.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 31/0352 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails caractérisés par leurs corps semi-conducteurs caractérisés par leur forme ou par les formes, les dimensions relatives ou la disposition des régions semi-conductrices
H01L 31/18 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
53.
JUNCTION FIELD EFFECT TRANSISTOR WITH BOTTOM GATE UNDERLYING DRAIN AND OPTIONALLY PARTIALLY UNDERLYING TOP GATE AND METHOD
Disclosed are a structure, including a junction field effect transistor (JFET), and a method of forming the structure. The JFET includes a channel region and source and drain regions above the channel region. The JFET also includes a first gate region below the channel region and a second gate region above the channel region positioned laterally between and isolated from the source and drain regions. The first gate region underlies the drain region and is offset from the source region and at least that portion of the second gate region adjacent to the source region. Specifically, the first gate region is either completely offset from both the source region and the second gate region or is completely offset from the source region and only partially underlies the second gate region. In the JFET, resistance on is reduced and saturation drain current is increased without significantly impacting breakdown or pinch-off voltages.
Structures for an electronic fuse and methods of forming an electronic fuse. The structure includes a first terminal, a second terminal, and a fuse link extending from the first terminal to the second terminal. The structure further includes a silicide layer having a first portion included in the fuse link and a second portion included in the first terminal and the second terminal. The first portion of the silicide layer has a first thickness, the second portion of the silicide layer has a second thickness, and the first thickness is less than the second thickness.
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
H01L 29/66 - Types de dispositifs semi-conducteurs
55.
CAVITY WITH NEGATIVE SLOPED SIDEWALL OVER GATE AND RELATED METHOD
A semiconductor device includes a transistor including a gate and a dielectric layer over the gate. A cavity is in the dielectric layer above the gate and a portion of the cavity over the gate has a negative sloped sidewall in the dielectric layer. The negative sloped sidewall provides a portion of the cavity having a trapezoidal cross-section having a first width at a lower end adjacent the gate and a second width smaller than the first width at an upper end. The negative sloped sidewall thus places a wider portion of the cavity closer to the gate, which decreases gate-contact capacitance.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
56.
EXTENDED-DRAIN METAL-OXIDE-SEMICONDUCTOR DEVICES WITH A DUAL-THICKNESS GATE DIELECTRIC LAYER
Structures for an extended-drain metal-oxide-semiconductor device and methods of forming a structure for an extended-drain metal-oxide-semiconductor device. The structure comprises a semiconductor layer, a source region, a drain region, and a gate positioned between the source region and the drain region. The gate includes a gate conductor layer, a first gate dielectric layer having a first thickness, and a second gate dielectric layer having a second thickness greater than the first thickness. The first gate dielectric layer is disposed on a top surface of the semiconductor layer, and the second gate dielectric layer includes a first section on the top surface of the semiconductor layer and a second section adjacent to a sidewall of the semiconductor layer. The gate conductor layer has an overlapping relationship with the first gate dielectric layer, the first section of the second gate dielectric layer, and the second section of the second gate dielectric layer.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
The present disclosure relates to semiconductor structures and, more particularly, to metal-oxide semiconductor transistors and methods of manufacture. The structure includes: a substrate comprising a drift region and a body region; a gate structure between the drift region and the body region; an insulator material over the gate structure, the drift region and the body region; and an air gap within the insulator material and extending into the drift region.
Structures for a laterally-diffused metal-oxide-semiconductor device and methods of forming same. The structure comprises a semiconductor substrate including a trench, a source and a drain in the semiconductor substrate, a dielectric layer inside the trench, and a gate in the dielectric layer. The trench has a first sidewall and a second sidewall, the source is adjacent to the first sidewall of the trench, the drain is adjacent to the second sidewall of the trench, and the gate is laterally between the first sidewall of the trench and the second sidewall of the trench. The structure further comprises an air gap in the dielectric layer. The air gap is below the gate, and the air gap is laterally between the first sidewall of the trench and the second sidewall of the trench.
Structures for a field-effect transistor and methods of forming a structure for a field-effect transistor. The structure comprises a semiconductor layer, a first raised source/drain region on the semiconductor layer, a second raised source/drain region on the semiconductor layer, a gate electrode laterally between the first raised source/drain region and the second raised source/drain region, a first airgap laterally between the first raised source/drain region and the gate electrode, and a second airgap laterally between the second raised source/drain region and the gate electrode. The gate electrode includes a first section and a second section between the first section and the semiconductor layer, the first section of the gate electrode has a first width, the second section of the gate electrode has a second width, and the first width is greater than the second width.
H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 29/66 - Types de dispositifs semi-conducteurs
60.
Structures for a laterally-diffused metal-oxide-semiconductor transistor
Structures for a laterally-diffused metal-oxide-semiconductor device and methods of forming a structure for a laterally-diffused metal-oxide-semiconductor device. The structure comprises a drain and a source in a semiconductor substrate. The source includes a source region having a first terminating end, a second terminating end, and a length between the first terminating end and the second terminating end. The structure further comprises a shallow trench isolation region in the semiconductor substrate. The shallow trench isolation region surrounds the drain. The structure further comprises a gate that surrounds the shallow trench isolation region and the drain. The gate has a side section between the drain and the source region, the side section of the gate has a width, and the gate has a length in a direction transverse to the width. The length of the source region is substantially equal to the length of the gate.
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
The present disclosure relates to semiconductor structures and, more particularly, to gated body transistors and methods of manufacture. The structure includes: at least one fin structure composed of semiconductor material and including a channel region between a source region and a drain region; and a gated body under the channel region of the at least one fin structure.
H01L 29/808 - Transistors à effet de champ l'effet de champ étant produit par une jonction PN ou une autre jonction redresseuse à jonction PN
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
62.
THIN FILM RESISTOR, THERMISTOR AND METHOD OF PRODUCING THE SAME
An apparatus includes a resistor structure within a back end of line (BEOL) via level. The resistor structure includes a lower resistor film, a first insulating layer over the lower resistor film, an upper resistor film over the first insulating layer, and a second insulating layer over the upper resistor film. First and second upper metal lines are above the second insulating layer, a first end of the upper resistor film is coupled to the first upper metal line by a first upper via or contact, and a second end of the upper resistor film is coupled to the second upper metal line by a second upper via or contact. The apparatus may be a resistor or a thermistor of a semiconductor device.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
63.
CAVITY WITH BOTTOM HAVING DIELECTRIC LAYER PORTION OVER GATE BODY WITHOUT ETCH STOP LAYER AND RELATED METHOD
A semiconductor device includes a transistor including source/drain regions and a gate, the gate having a gate body. An etch stop layer is over the source/drain regions but not over the gate body. An interconnect layer is over the transistor and includes a dielectric layer. A cavity extends partially through the interconnect layer above the gate, and a portion of the dielectric layer is over the gate body and defines a bottom of the cavity. The cavity provides a mechanism to reduce both on-resistance and off-capacitance for applications such as radio frequency switches.
H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/528 - Configuration de la structure d'interconnexion
The present disclosure relates to semiconductor structures and, more particularly, to bipolar transistors and methods of manufacture. The structure includes: an intrinsic base region; an emitter region above the intrinsic base region; a collector region under the intrinsic base region; and an extrinsic base region comprising metal material, and which surrounds the intrinsic base region and the emitter region.
H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/739 - Dispositifs du type transistor, c.à d. susceptibles de répondre en continu aux signaux de commande appliqués commandés par effet de champ
65.
MAGNETIC-TUNNEL-JUNCTION DEVICES FOR A MAGNETIC-FIELD SENSOR
Structures including a magnetic-tunnel-junction device and methods of forming such structures. The structure comprises a magnetic-tunnel-junction device that includes a first electrode having a first sidewall, a second electrode having a second sidewall facing the first sidewall of the first electrode, a pinned layer adjacent to the first sidewall of the first electrode, a free layer adjacent to the second sidewall of the second electrode, and a tunnel barrier layer between the free layer and the pinned layer.
Structures for a non-volatile programmable device and methods of forming a structure for a non-volatile programmable device. The structure comprises a first electrode including a corner and a sidewall that extends to the corner, a first dielectric layer adjacent to the first sidewall, a second dielectric layer adjacent to the first dielectric layer, and a second electrode including a portion inside a recess between the first dielectric layer and the second dielectric layer. The portion of the second electrode is disposed adjacent to the corner of the first electrode.
Structures for a resistive random-access memory element and methods of forming a structure for a resistive random-access memory element. The structure comprises an interlayer dielectric layer including a first trench having a sidewall and a second trench having a sidewall adjacent to the sidewall of the first trench. The structure further comprises a first layer on the sidewall of the first trench, a second layer inside the second trench, and a third layer on the sidewall of the second trench. The first layer comprises a first metal, the second layer comprises a second metal, and the third layer comprises a dielectric material. The third layer includes a portion positioned between the first layer and the second layer.
The present disclosure relates to semiconductor structures and, more particularly, to high-voltage electrostatic discharge (ESD) devices and methods of manufacture. The structure includes a semiconductor material of a first dopant type; a first well having a second dopant type in the semiconductor material; a floating well in the first well, the second well having the first dopant type; and a diffusion region of the second dopant type adjacent to the floating well and in electrical contact to the first well.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
69.
ACTIVE REGION ELECTRICALLY PROGRAMMABLE FUSE WITH GATE STRUCTURE AS SILICIDE BLOCK
An electrically programmable fuse includes a first contact, a second contact spaced from the first contact, and a link between and electrically connecting the first contact and the second contact. The first contact, the second contact and the link include semiconductor material. A gate structure is partially over the link, leaving an uncovered link region uncovered by the gate structure. A silicide region is within the uncovered link region and provides an effective fuse link. The gate structure blocks silicide formation over an entirety of the fuse link, reducing the width of the effective fuse link, reducing the necessary programming current and the overall size of the electrically programmable fuse.
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
H01L 21/82 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
The present disclosure relates to semiconductor structures and, more particularly, to single-photon avalanche diodes and methods of manufacture. The structure includes: a first deep trench structure in a semiconductor substrate having a conductive material and a material of a first polarity; a second deep trench structure in the semiconductor substrate surrounding the first deep trench structure, the second deep trench structure having a conductive material and a material of a second polarity; and contacts to both the first deep trench structure and the second deep trench structure.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 27/144 - Dispositifs commandés par rayonnement
H01L 31/02 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails
H01L 31/0352 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails caractérisés par leurs corps semi-conducteurs caractérisés par leur forme ou par les formes, les dimensions relatives ou la disposition des régions semi-conductrices
71.
SEMICONDUCTOR DEVICES INCLUDING AN AIR GAP ADJACENT TO AN INTERCONNECT STRUCTURE AND METHODS OF FORMING THE SAME
A semiconductor device may include a first interlayer dielectric (ILD) over a substrate and a second ILD over the first ILD. An interconnect structure may be in the first ILD and the second ILD. The interconnect structure includes a conductive line on a via portion. An air gap may be arranged below the conductive line and between the via portion and the second ILD. The air gap may be defined by a sidewall of the via portion and a sidewall of the second ILD.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
The present disclosure relates to semiconductor structures and, more particularly, to silicon control rectifiers and methods of manufacture. The structure includes: a first well in a semiconductor substrate; a second well in the semiconductor substrate; a third well in the semiconductor substrate which isolates the first well from the second well; and a first diffusion region at a surface of the semiconductor substrate and which extends into the first well and the second well, the first diffusion region includes a same polarity as the third well.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
The present disclosure relates to semiconductor structures and, more particularly, to silicon controlled rectifiers with field plate structures and methods of manufacture. The structure includes: a plurality of wells of a first type in a semiconductor substrate; a well of a second type in the semiconductor substrate, the well of the second type surrounding the plurality of wells of the first type; an isolation structure surrounding the plurality of wells of the first type, the isolation structure isolating the well of the second type from the plurality of wells of the first type; and a plurality of field plates on the isolation structure, the plurality of field plates surround the plurality of wells of the first type.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
A capacitor structure is provided. The capacitor structure includes a substrate, a first electrode, a second electrode, and a third electrode. The first electrode is in the substrate. The second electrode is over the substrate. The third electrode is over the second electrode and includes a middle portion over the second electrode and end portions laterally adjacent to the second electrode.
A structure includes a first metal structure including a first upper metal feature having a first sidewall spacer thereabout, and a first lower metal feature under the first upper metal feature. The first lower metal feature includes a sidewall devoid of the first sidewall spacer. The structure also includes a second metal structure spaced from the first metal structure. The second metal structure includes a second upper metal feature having a second sidewall spacer thereabout, and a second lower metal feature under the first upper metal feature. The second lower metal feature includes a sidewall devoid of the second sidewall spacer. A dielectric is between the first metal structure and the second metal structure. The dielectric is devoid of any voids therein, and the opening it fills has a high aspect ratio. A related method is also provided.
A shield structure for a semiconductor chip comprises a chip mounting region on a base plate and a shell connected to the base plate. The shell is arranged over the base plate to provide a chamber having a volume, and the chip mounting region is arranged within the volume.
Structures that include a layer stack for a resistive memory element and methods of forming a structure that includes a layer stack for a resistive memory element. The structure comprises a resistive memory element including a first electrode, a second electrode, and a switching layer disposed between the second electrode and the first electrode. The first electrode includes a first layer and a second layer between the first layer and the switching layer. The switching layer has a first thickness, and the second layer of the first electrode has a second thickness that is less than the first thickness of the switching layer.
H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
78.
STRUCTURE FOR GALVANIC ISOLATION USING DIELECTRIC-FILLED TRENCH IN SUBSTRATE BELOW ELECTRODE
A structure includes a substrate having a frontside and a backside. A first electrode is in a first insulator layer and is adjacent to the frontside of the substrate. The first electrode is part of a redistribution layer (RDL). A second electrode is between the substrate and the first electrode. A dielectric-filled trench in the substrate is under the first electrode and the second electrode, the dielectric-filled trench may extend fully to the backside of the substrate. The structure provides a galvanic isolation that exhibits less parasitic capacitance to the substrate from the lower electrode.
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
The present disclosure relates to semiconductor structures and, more particularly, to electrostatic devices and methods of manufacture. The structure includes: a device having a collector, an emitter, and a base; an isolation structure extending between the base and the collector; a high resistivity film over the isolation structure; and a silicide blocking layer partially covering the high resistivity film, the isolation structure and the collector.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
Structures for a junction field-effect transistor and methods of forming a structure for a junction field-effect transistor. The structure comprises a first gate on a top surface of a semiconductor substrate, a second gate beneath the top surface of the semiconductor substrate, and a channel region in the semiconductor substrate. The first gate is positioned between a source and a drain, and the channel region positioned between the first gate and the second gate.
H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
H10D 30/65 - Transistors FET DMOS latéraux [LDMOS]
H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
81.
TRANSISTOR COUPLED TO TERMINALS FOR INJECTING CHARGE CARRIERS INTO PAIR OF SPACERS
The disclosure provides a structure including a transistor coupled to terminals for injecting charge carriers into a pair of spacers. The structure includes a gate structure over a substrate and having a pair of spacers on opposite horizontal ends of the gate structure. A pair of source/drain (S/D) regions is within the substrate, and each S/D region is below a respective one of the pair of spacers. Each of the pair of S/D regions is coupled to one of a pair of terminals configured to inject charge carriers into either of the pair of spacers.
H10B 43/30 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
82.
BACK GATE ION-SENSITIVE FIELD EFFECT TRANSISTOR SENSING WITH STACKED HIGH-K NANOSHEETS
A device for analyte sensing and method of forming the device. The device includes a first semiconductor layer including a source region, a drain region and a stack of semiconductor nanosheets extending between the source region and the drain region; a first dielectric layer on the semiconductor layer; and a cavity extending through the first dielectric layer and the first semiconductor layer. The semiconductor nanosheets are disposed within the cavity, and a portion of the cavity resides in between the semiconductor nanosheets.
A photodiode device may include a semiconductor substrate, a multiplication layer disposed in the semiconductor substrate and having a first width, a dielectric layer disposed over the multiplication layer, a charge layer coupled to the multiplication layer and having a second width, and an absorption layer disposed over the charge layer and having a third width. The second width of the charge layer may be smaller than the first width of the multiplication layer, and the third width of the absorption layer may be greater than the second width of the charge layer.
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 31/02 - Dispositifs à semi-conducteurs sensibles aux rayons infrarouges, à la lumière, au rayonnement électromagnétique d'ondes plus courtes, ou au rayonnement corpusculaire, et spécialement adaptés, soit comme convertisseurs de l'énergie dudit rayonnement e; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives; Leurs détails - Détails
84.
One-time programmable fuse using thin film resistor layer, and related method
A one-time programmable (OTP) fuse includes a fuse link including a thin film resistor (TFR) layer between a first insulator layer and a second insulator layer. A first terminal of the OTP fuse includes a first conductive pillar through one of the first and second insulator layers and in contact with the TFR layer; and a second terminal of the OTP fuse includes a second conductive pillar through one of the first and second insulator layers and in contact with the TFR layer. The second conductive pillar and the TFR layer have a lateral contact interface having a same shape as an outer portion of the second conductive pillar. The second conductive pillar does not simply land on the TFR layer, but extends through it. Application of a current to the OTP fuse results in programming via rupture of the lateral contact interface (not electromigration in the fuse link).
G11C 17/16 - Mémoires mortes programmables une seule foisMémoires semi-permanentes, p. ex. cartes d'information pouvant être replacées à la main dans lesquelles le contenu est déterminé en établissant, en rompant ou en modifiant sélectivement les liaisons de connexion par une modification définitive de l'état des éléments de couplage, p. ex. mémoires PROM utilisant des liaisons électriquement fusibles
G11C 17/18 - Circuits auxiliaires, p. ex. pour l'écriture dans la mémoire
H01C 7/00 - Résistances fixes constituées par une ou plusieurs couches ou revêtementsRésistances fixes constituées de matériaux conducteurs en poudre ou de matériaux semi-conducteurs en poudre avec ou sans matériaux isolants
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
An antifuse device has a first contact structure and a second contact structure in a substrate. The first contact structure has a first contact side adjoining a second contact side and forming a first contact corner having an acute angle. The second contact structure is spaced from and not electrically connected to the first contact structure. The antifuse device further includes a first dummy structure in the substrate, adjacent to the first contact structure. The first dummy structure has a first dummy side nearest to and spaced from the first contact side of the first contact structure.
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
H01L 27/01 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant uniquement des éléments à film mince ou à film épais formés sur un substrat isolant commun
86.
Electrostatic discharge protection devices with multiple-depth trench isolation
Structures for an electrostatic discharge protection device and methods of forming same. The structure comprises a semiconductor substrate including first and second trench isolation regions positioned in the semiconductor substrate. The first trench isolation region extends to a first depth in the semiconductor substrate, and the second trench isolation region extends to a second depth in the semiconductor substrate. The second depth is greater than the first depth. A bipolar junction transistor structure includes a collector, an emitter, and a base each disposed in the semiconductor substrate. The collector includes a portion that extends to the top surface of the semiconductor substrate, the first trench isolation region is positioned in the base, the second trench isolation region is positioned in a lateral direction between the portion of the collector and the base, and the second trench isolation region surrounds the base, the emitter, and the first trench isolation region.
H10D 89/60 - Dispositifs intégrés comprenant des dispositions pour la protection électrique ou thermique, p. ex. circuits de protection contre les décharges électrostatiques [ESD].
A photodiode device includes a semiconductor substrate, a plurality of pixels, each of the pixels including a diode structure on a first side of the substrate and a conductive layer on a second side of the substrate, and DTI structures isolating adjacent pixels from one another, the DTI structures including a conductive material that electrically couples the conductive layer on the second side of the substrate and a metal line on the first side of the substrate. The conductive material in the DTI structures is part of an electrode circuit for the pixels.
The disclosed subject matter relates generally to structures for use in memory devices. More particularly, the present disclosure relates to three terminal resistive random-access (ReRAM) memory structures having source, drain, and control electrodes. The present disclosure provides a memory structure including a source electrode having an upper surface, a drain electrode having an upper surface, a dielectric channel layer laterally between the first electrode and the second electrode, a hole generating layer on the dielectric channel layer, and a control electrode on the hole generating layer, the control electrode has an upper surface. The upper surface of the control electrode is substantially coplanar with the upper surface of the source electrode and the upper surface of the drain electrode.
H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors
The disclosed subject matter relates generally to structures for use in memory devices. More particularly, the present disclosure relates to three terminal resistive random-access (ReRAM) memory structures having source, drain, and control electrodes. The present disclosure provides a memory structure including a source electrode, a drain electrode, a control electrode laterally between the source electrode and the drain electrode, a hole generating layer above the control electrode, a dielectric channel layer above the hole generating layer, the dielectric channel layer contacts the source electrode and the drain electrode, a first spacer layer on a first side of the control electrode, and a second spacer layer on a second side of the control electrode. The first spacer layer and the second spacer layer isolate the source electrode and the drain electrode from the control electrode and the hole generating layer.
G11C 13/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage non couverts par les groupes , ou
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
90.
STRUCTURE WITH COPPER BOND PAD AND COPPER INTERCONNECT
A structure includes a copper bond pad for copper interconnects that uses a conductive layer of palladium or copper palladium. The structure may include a substrate, and a copper bond pad over the substrate. A conductive layer is in direct contact with an upper surface of the copper bond pad. The conductive layer consists of palladium, copper palladium or both palladium and copper palladium. A copper interconnect is in direct contact with the conductive layer. The copper interconnect can be a copper wire bond or a copper redistribution layer (RDL) with a solder ball on the copper RDL. The structure provides high temperature reliability copper-to-copper interconnection by removing intermetallic compounds between the pad and copper interconnect.
Structures for an avalanche photodetector and methods of forming a structure for an avalanche photodetector. The structure comprises a substrate having a first conductivity type, a first semiconductor layer that defines an absorption region of the avalanche photodetector, a dielectric layer between the first semiconductor layer and the substrate, a charge control region comprising a semiconductor material having a second conductivity type opposite to the first conductivity type and a different bandgap from the first semiconductor layer, and a second semiconductor layer that extends through the dielectric layer from the charge control region to the substrate. The second semiconductor layer defines a multiplication region of the avalanche photodetector.
H10F 30/225 - Dispositifs individuels à semi-conducteurs sensibles au rayonnement dans lesquels le rayonnement commande le flux de courant à travers les dispositifs, p. ex. photodétecteurs les dispositifs ayant des barrières de potentiel, p. ex. phototransistors les dispositifs étant sensibles au rayonnement infrarouge, visible ou ultraviolet les dispositifs ayant une seule barrière de potentiel, p. ex. photodiodes la barrière de potentiel fonctionnant en régime d'avalanche, p. ex. photodiodes à avalanche
H10F 71/00 - Fabrication ou traitement des dispositifs couverts par la présente sous-classe
H10F 77/122 - Matériaux actifs comportant uniquement des matériaux du groupe IV
Structures for an electronic fuse and methods of forming an electronic fuse. The structure comprises an electronic fuse including a first terminal, a second terminal, and a fuse link extending from the first terminal to the second terminal. The first terminal, the second terminal, and the fuse link each include a semiconductor layer and a silicide layer. The silicide layer includes a first portion on the first terminal, a second portion on the second terminal, and a third portion on the fuse link. The fuse link includes an airgap between the semiconductor layer and the third portion of the silicide layer.
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/528 - Configuration de la structure d'interconnexion
A transistor is provided. The transistor includes a substrate, a first diffusion region, a first contact structure, a second diffusion region, a second contact structure, and a gate structure. The first diffusion region is in the substrate. The first contact structure is over the substrate electrically coupling the first diffusion region. The first contact structure includes a first conductive material. The second diffusion region is in the substrate. The second contact structure is in the substrate electrically coupling the second diffusion region. The second contact structure includes a second conductive material different from the first conductive material. The gate structure is between the first contact structure and the second contact structure.
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p. ex. structures d'interconnexions enterrées
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
H01L 23/528 - Configuration de la structure d'interconnexion
Structures for an electrostatic discharge control device and methods of forming same. The structure comprises a shallow trench isolation region positioned in a semiconductor substrate, and a heterojunction bipolar transistor structure. The heterojunction bipolar transistor structure includes a collector in the semiconductor substrate, an emitter, and a base positioned between a first portion of the collector and the emitter. The collector has a first conductivity type, the collector extends to a top surface of the semiconductor substrate, and the collector wraps about the shallow trench isolation region. The structure further comprises a doped region positioned in the collector adjacent to the shallow trench isolation region. The doped region has a second conductivity type opposite to the first conductivity type, and a second portion of the collector is positioned between the doped region and the top surface of the semiconductor substrate.
H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
The present disclosure relates to a structure which includes a semiconductor substrate, a recessed shallow trench isolation structure within the semiconductor substrate, and a gate structure provided at least partially over the recessed shallow isolation structure.
The present disclosure relates to semiconductor structures and, more particularly, to a single-photon avalanche diode with isolated junctions and methods of manufacture. The structure includes a first p-n junction in a semiconductor material; and a second p-n junction in a second semiconductor material isolated from the first p-n junction by a buried insulator layer.
H01L 27/144 - Dispositifs commandés par rayonnement
H01L 31/107 - Dispositifs sensibles au rayonnement infrarouge, visible ou ultraviolet caractérisés par une seule barrière de potentiel ou de surface la barrière de potentiel fonctionnant en régime d'avalanche, p.ex. photodiode à avalanche
H01L 31/18 - Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
An eFuse structure is provided, the structure comprising a first fuse link having a first side. The first fuse link having a first indentation on the first side, the first indentation having a non-linear profile. A first dummy structure may be laterally spaced from the first indentation of the first fuse link.
H01L 23/525 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées avec des interconnexions modifiables
A device includes a buried oxide layer disposed on a substrate, a first region disposed on the buried oxide layer and a first ring region disposed in the first region. The first ring region includes a portion of a guardring. The device further includes a first terminal region disposed in the first ring region, a second ring region disposed in the first region and a second terminal region disposed in the second ring region. The first terminal region is connected to an anode and the second terminal region is connected to a cathode. The first region has a graded doping concentration. The first region, the second ring region and the second terminal region have a first conductivity type, and the first ring region and the first terminal region have a second conductivity type. The first conductivity type is different from the second conductivity type.
The disclosed subject matter relates generally to methods of forming a semiconductor device, such as a moisture sensor. More particularly, the present disclosure relates to a method of forming a sensor device and a bond pad in the same dielectric region. The present disclosure also relates to the semiconductor devices formed by the method disclosed herein.
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
G01N 27/22 - Recherche ou analyse des matériaux par l'emploi de moyens électriques, électrochimiques ou magnétiques en recherchant l'impédance en recherchant la capacité
100.
RESISTIVE MEMORY DEVICES WITH A CAVITY BETWEEN ELECTRODES
The disclosed subject matter relates generally to resistive memory devices and methods of forming the same. More particularly, the present disclosure relates to two terminal and three terminal resistive random-access (ReRAM) memory devices with a cavity arranged between electrodes.
H01L 45/00 - Dispositifs à l'état solide spécialement adaptés pour le redressement, l'amplification, la production d'oscillations ou la commutation, sans barrière de potentiel ni barrière de surface, p.ex. triodes diélectriques; Dispositifs à effet Ovshinsky; Procédés ou appareils spécialement adaptés à la fabrication ou au traitement de ces dispositifs ou de leurs parties constitutives
H01L 27/24 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des composants à l'état solide pour le redressement, l'amplification ou la commutation, sans barrière de potentiel ni barrière de surface
brevets
