Abrégé

A method for lithographically patterning a photoresist is provided. The method includes receiving a wafer with the photoresist and exposing the photoresist using an extreme ultraviolet (EUV) radiation reflected by an EUV mask. The EUV mask includes a substrate, a reflective multilayer stack on the substrate, a capping layer on the reflective multilayer stack, a patterned absorber layer on the capping layer. The patterned absorber layer includes a matrix metal and an interstitial element occupying interstitial sites of the matrix metal, and a size ratio of the interstitial element to the matrix metal is from about 0.41 to about 0.59.

Classes IPC  ?

• G03F 7/00 - Production par voie photomécanique, p. ex. photolithographique, de surfaces texturées, p. ex. surfaces impriméesMatériaux à cet effet, p. ex. comportant des photoréservesAppareillages spécialement adaptés à cet effet
• G03F 1/24 - Masques en réflexionLeur préparation
• G03F 1/56 - Absorbeurs organiques, p. ex. en photorésist
• G03F 7/09 - Matériaux photosensibles caractérisés par des détails de structure, p. ex. supports, couches auxiliaires

Abrégé

A method of fabricating a semiconductor device includes forming a gate structure over a channel region, wherein the gate structure comprises a gate stack and gate spacers along sidewalls of the gate stack. The method further includes removing the gate stack to expose the channel region. The method further includes depositing a gate dielectric layer over a bottom of the opening. The method further includes forming a doped work function material layer over the gate dielectric layer, wherein the doped work function material layer has a variable dopant concentration, and the doped work function material layer comprises dopants throughout an entirety of the doped work function material layer.

Classes IPC  ?

• H10D 64/01 - Fabrication ou traitement
• H10D 30/01 - Fabrication ou traitement
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]

Abrégé

A circuit is provided. The circuit comprises a first power switch, a second power switch and delay elements. The first power switch adjusts a first voltage on a first metal line according to an input signal. The second power switch adjusts a second voltage on a second metal line according to the first voltage. The delay elements are coupled between the first metal line and the second metal line, and delay, in response to the adjusted first voltage and the adjusted second voltage, the input signal to generate an output signal.

Classes IPC  ?

• H03K 5/134 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés utilisant une chaîne de dispositifs actifs de retard avec des transistors à effet de champ
• H03K 5/00 - Transformation d'impulsions non couvertes par l'un des autres groupes principaux de la présente sous-classe
• H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON

Abrégé

A semiconductor structure includes a first dielectric layer, a first via and a second via disposed in the first dielectric layer, a second dielectric layer disposed over the first dielectric layer, the first via, and the second via, a first conductive line disposed on the first via and in a bottom portion of the second dielectric layer, a second conductive line disposed on the second via and in the bottom portion of the second dielectric layer, a first barrier layer extending along sidewalls and a top surface of the first conductive line, and a second barrier layer extending along sidewalls and a top surface of the second conductive line. The bottom portion of the second dielectric layer includes an air gap between the first conductive line and the second conductive line.

Classes IPC  ?

• H10W 20/42 -
• H10P 50/00 -
• H10P 50/26 -
• H10P 52/40 -
• H10P 76/20 -
• H10W 20/00 -
• H10W 20/41 -
• H10W 20/44 -

Abrégé

A method includes depositing an inter-metal dielectric (IMD) layer over a conductive line. A via opening is formed in the IMD layer and directly over the conductive line. A width of the conductive line is greater than a width of the via opening. An overlay measurement is performed. The overlay measurement includes obtaining a backscattered electron image of the via opening and the conductive line and determining an overlay between the via opening and the conductive line according to the backscattered electron image.

Classes IPC  ?

• H10W 20/42 -
• G03F 7/00 - Production par voie photomécanique, p. ex. photolithographique, de surfaces texturées, p. ex. surfaces impriméesMatériaux à cet effet, p. ex. comportant des photoréservesAppareillages spécialement adaptés à cet effet
• H10P 50/00 -
• H10W 20/00 -
• H10W 20/41 -

Abrégé

A method includes forming a transistor over a substrate; and forming a resistive element over the transistor, in which forming the resistive element includes forming a bottom electrode electrically connected to a source/drain region of the transistor, forming a resistive switching layer over the bottom electrode, in which the resistive switching layer is made of metal halide; and forming a top electrode over the resistive switching layer.

Classes IPC  ?

• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation
• H10N 70/20 - Dispositifs de commutation multistables, p. ex. memristors

Abrégé

An apparatus for probing a DUT includes a fixture disposed over the DUT, a circuitry film attached to the fixture, first probe contacts disposed on a first side of the circuitry film and extending toward the DUT, second probe contacts disposed on a second side of the circuitry film opposite to the first side and extending toward the fixture, and a first integrated device coupled to the second probe contacts and electrically coupled to the first probe contacts through the circuitry film.

Classes IPC  ?

• G01R 31/28 - Test de circuits électroniques, p. ex. à l'aide d'un traceur de signaux

Abrégé

A first integrated circuit (IC) die and a second IC die are bonded together in a stacked arrangement in a device package. The second IC die includes at least one bonding structure that is bonded to the first IC die. A barrier layer on sidewalls of a top portion of the bonding structure is removed and replaced with a dielectric liner that is formed on the sidewalls after the bonding structure is formed. The dielectric liner has a material removal rate (e.g., for processes such as CMP, grinding, and/or chemical-based surface cleaning) that is closer to the material removal rate of the bonding structure than the material removal rate of the barrier liner. This reduces the likelihood of the formation of voids in the bond between the first IC die and the second IC die that might otherwise occur due to excessive material removal from the bonding structure.

Classes IPC  ?

• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe

Abrégé

Interconnect structures and corresponding formation techniques for fin-like field effect transistors (FinFETs) are disclosed herein. An exemplary interconnect structure for a FinFET includes a gate node via electrically coupled to a gate of the FinFET, a source node via electrically coupled to a source of the FinFET, and a drain node via electrically coupled to a drain of the FinFET. A source node via dimension ratio defines a longest dimension of the source node via relative to a shortest dimension of the source node via, and a drain node via dimension ratio defines a longest dimension of the drain node via relative to a shortest dimension of the drain node via. The source node via dimension ratio is greater than the drain node via dimension ratio. In some implementations, the source node via dimension ratio is greater than 2, and the drain node via dimension ratio is less than 1.2.

Classes IPC  ?

• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
• H10D 84/01 - Fabrication ou traitement
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10W 20/00 -
• H10W 20/42 -
• H10W 20/43 -

Abrégé

A method for forming a semiconductor device structure includes forming fin structures with a stack of alternating first semiconductor layers and second semiconductor layers over a substrate. The method also includes forming a gate structure across the fin structure. The method also includes recessing the first semiconductor layers to form first openings between the second semiconductor layers. The method also includes forming first inner spacers in the first openings. The method also includes removing the fin structures exposed from the gate structure to form a source/drain opening. The method also includes recessing the first semiconductor layers to form second openings between the second semiconductor layers. The method also includes forming second inner spacers in the second openings.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

A semiconductor structure is provided. The semiconductor structure includes a first protrusion over a substrate, a first plurality of nanostructures vertically stacked over the first protrusion, and a dielectric feature and an isolation structure over the substrate. The first protrusion is located between the dielectric feature and the isolation structure. The semiconductor structure further includes a plurality of spacer features interposed between the dielectric feature and the first plurality of nanostructures, and a gate dielectric layer wrapping around the first plurality of nanostructures. The gate dielectric layer extends along a top surface of the isolation structure.

Classes IPC  ?

• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10D 30/01 - Fabrication ou traitement
• H10D 30/43 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à une dimension, p. ex. transistors FET à fil quantique ou transistors ayant des canaux à confinement quantique à une dimension
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
• H10D 64/01 - Fabrication ou traitement
• H10D 84/01 - Fabrication ou traitement
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10P 14/20 -

Abrégé

A semiconductor structure is provided. The semiconductor structure includes a transistor, a contact and a power supply line. The transistor includes a gate structure having a plurality of semiconductor layers extending along a first direction and vertically stacked along a second direction in a device region, and a first source/drain region and a second source/drain region on opposite sides of the gate structure. The contact is formed on a back-side of the first source/drain region. The power supply line is formed on a back-side of the device region and electrically connected to the contact. A first dielectric layer is in contact with sidewall of the contact, and the first dielectric layer extends from the power supply line to contact the first source/drain region. A second dielectric layer is in contact with sidewall of the first dielectric layer close to the power supply line.

Classes IPC  ?

• H01L 27/118 - Circuits intégrés à tranche maîtresse
• H03K 3/356 - Circuits bistables
• H03K 19/20 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion caractérisés par la fonction logique, p. ex. circuits ET, OU, NI, NON

Abrégé

A semiconductor device is provided. The semiconductor device includes a first semiconductive region, a second semiconductive region formed in the first semiconductive region and an isolation structure. The isolation structure includes an insulating bottom and a plurality of insulating pillars. The insulating bottom is formed between the first semiconductive region and the second semiconductive region. The plurality of insulating pillars are formed along a peripheral region of the insulating bottom at intervals and extend from the peripheral region of the insulating bottom toward a top of the first semiconductive region, so that the plurality of insulating pillars surround the second semiconductive region formed on the insulating bottom. The first semiconductive region and the second semiconductive region connect with each other through the intervals.

Classes IPC  ?

• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 21/306 - Traitement chimique ou électrique, p. ex. gravure électrolytique
• H01L 21/3065 - Gravure par plasmaGravure au moyen d'ions réactifs
• H01L 21/762 - Régions diélectriques

Abrégé

A device includes a channel layer, a gate structure, a first source/drain epitaxial structure, a second source/drain epitaxial structure, a dummy fin structure, a mask layer, a first source/drain contact, and an isolation plug. The gate structure crosses the channel layer. The first source/drain epitaxial structure and the second source/drain epitaxial structure are on opposite sides of the channel layer. The dummy fin structure is in contact with the first source/drain epitaxial structure. The mask layer is over the dummy fin structure. The first source/drain contact is over and electrically connected to the first source/drain epitaxial structure. The isolation plug is over the mask layer and in contact with the first source/drain contact. The isolation plug is directly over the first source/drain contact and the mask layer.

Classes IPC  ?

• H10D 30/01 - Fabrication ou traitement
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 64/01 - Fabrication ou traitement
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

Disclosed herein are embodiments related to a power efficient multi-bit storage system. In one configuration, the multi-bit storage system includes a first storage circuit, a second storage circuit, a prediction circuit, and a clock gating circuit. In one aspect, the first storage circuit updates a first output bit according to a first input bit, in response to a trigger signal, and the second storage circuit updates a second output bit according to a second input bit, in response to the trigger signal. In one aspect, the prediction circuit generates a trigger enable signal indicating whether at least one of the first output bit or the second output bit is predicted to change a state. In one aspect, the clock gating circuit generates the trigger signal based on the trigger enable signal.

Classes IPC  ?

• G06F 9/38 - Exécution simultanée d'instructions, p. ex. pipeline ou lecture en mémoire
• G06F 9/30 - Dispositions pour exécuter des instructions machines, p. ex. décodage d'instructions
• G11C 11/56 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments d'emmagasinage comportant plus de deux états stables représentés par des échelons, p. ex. de tension, de courant, de phase, de fréquence

Abrégé

A tin (Sn) auto-filling device and system provided to provide new liquid Sn to an inner sidewall surface of a rotation crucible. A laser is exposed to the liquid Sn at the inner sidewall surface of the rotation crucible to generate extreme-ultraviolet-light (EUV) that is utilized to process workpieces within a semiconductor manufacturing plant (FAB). The auto-filling device automatically refills as the liquid Sn at the inner sidewall surface of the rotation crucible is consumed due to the liquid Sn at the inner sidewall surface of the rotation crucible being exposed to the laser.

Classes IPC  ?

• H05G 2/00 - Appareils ou procédés spécialement adaptés à la production de rayons X, n'utilisant pas de tubes à rayons X, p. ex. utilisant la génération d'un plasma

Abrégé

Some embodiments relate to an integrated chip having a memory cell over a substrate. The memory cell includes a first electrode. An electrode contact is on an upper surface of the first electrode. A width of an upper surface of the electrode contact is greater than a width of the upper surface of the first electrode and a thickness of the electrode contact. A first conductive interconnect structure contacts the upper surface of the electrode contact. A width of the first conductive interconnect structure is greater than the width of the upper surface of the electrode contact. A second conductive interconnect structure overlies the first conductive interconnect structure. Thicknesses of the first and second conductive interconnect structures are greater than the thickness of the electrode contact.

Classes IPC  ?

• H10N 50/01 - Fabrication ou traitement
• H01F 10/32 - Multicouches couplées par échange de spin, p. ex. superréseaux à structure nanométrique
• H01F 41/32 - Appareils ou procédés spécialement adaptés à la fabrication ou à l'assemblage des aimants, des inductances ou des transformateursAppareils ou procédés spécialement adaptés à la fabrication des matériaux caractérisés par leurs propriétés magnétiques pour appliquer un matériau conducteur, isolant ou magnétique sur une pellicule magnétique
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10N 50/80 - Détails de structure
• H10W 20/00 -
• H10W 20/42 -
• H10W 20/43 -

Abrégé

An extreme ultraviolet mask including a substrate, a reflective multilayer stack on the substrate and a multi-layer patterned absorber layer on the reflective multilayer stack is provided. Disclosed embodiments include an absorber layer that includes an alloy comprising ruthenium (Ru), chromium (Cr), platinum (Pt), gold (Au), iridium (Ir), titanium (Ti), niobium (Nb), rhodium (Rh), molybdenum (Mo), tungsten (W) or palladium (Pd), and at least one alloying element. The at least one alloying element includes ruthenium (Ru), chromium (Cr), tantalum (Ta), platinum (Pt), gold (Au), iridium (Ir), titanium (Ti), niobium (Nb), rhodium (Rh), molybdenum (Mo), hafnium (Hf), boron (B), nitrogen (N), silicon (Si), zirconium (Zr) or vanadium (V). Other embodiments include a multi-layer patterned absorber structure with layers that include an alloy and an alloying element, where at least two of the layers of the multi-layer structure have different compositions.

Classes IPC  ?

• G03F 1/24 - Masques en réflexionLeur préparation
• G03F 1/54 - Absorbeurs, p. ex. en matériau opaque
• G03F 1/58 - Absorbeurs, p. ex. en matériau opaque avec plusieurs couches diverses d'absorbeur, p. ex. absorbeur en empilement multicouche
• G03F 1/80 - Attaque chimique
• G03F 7/004 - Matériaux photosensibles
• H10P 76/40 -

Abrégé

A method for fabricating a semiconductor structure is provided. The method includes providing a plurality of chip regions on a substrate. The method includes forming a plurality of scribe line regions among the chip regions on the substrate. The scribe line regions each include a testing region having a plurality of testing patterns and a dicing region around the test region. The dicing region has a dummy band adjacent to the testing region, and a plurality of dummy patterns are formed in the dummy band and electrically isolated from the testing patterns. The method also includes separating the chip regions along the dicing region of the scribe line regions.

Classes IPC  ?

• H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
• H01L 21/66 - Test ou mesure durant la fabrication ou le traitement
• H01L 21/8234 - Technologie MIS
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

A semiconductor device and methods of forming the same. In some embodiments, a method for forming a semiconductor device includes forming a redistribution layer that includes connecting vias and a surface mount pad via and the top surface width of each via is larger than a bottom surface width. The method includes connecting a component to the redistribution layer by a plurality of μ-bumps and filling a gap between the component and the redistribution layer with a mold and an underfill. The method includes etching back the redistribution layer to expose the surface mount pad via and attaching a surface mount pad to the surface mount pad via. The surface mount pad is connected to the bottom surface width of the surface mount pad via and the surface mount pad includes a protrude. The method includes connecting a device to a bottom surface of the surface mount pad.

Classes IPC  ?

• H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
• H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/367 - Refroidissement facilité par la forme du dispositif
• H01L 23/498 - Connexions électriques sur des substrats isolants
• H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe

Abrégé

A device includes a first tier which includes a first substrate, a first device disposed at a side of the first substrate, a first isolation structure surrounding the first device, a second isolation structure disposed between the first isolation structure and a sidewall of the first substrate, a through substrate via (TSV) extending between the side and an opposing side of the first substrate, and a first bonding structure disposed over the side of the first substrate and electrically coupled to the first device. The TSV is laterally separated from the first isolation structure by the second isolation structure.

Classes IPC  ?

• H01L 27/146 - Structures de capteurs d'images

Abrégé

A magnetic memory device includes a spin-orbit torque (SOT) induction spin Hall electrode and a free layer of a magnetic tunnel junction (MTJ) stack disposed on the spin Hall electrode which is a synthetic anti-ferromagnetic structure. The free layer has a magnetic moment which is askew of the long axis of the MTJ stack and askew the direction of current flow through the spin Hall electrode. The MTJ stack internally generates a magnetic field to switch the state of the free layer. A magnetic memory device includes a spin-orbit torque (SOT) induction spin Hall electrode and a free layer of a magnetic tunnel junction (MTJ) stack disposed on the spin Hall electrode which is a synthetic anti-ferromagnetic structure. The free layer has a magnetic moment which is askew of the long axis of the MTJ stack and askew the direction of current flow through the spin Hall electrode. The MTJ stack internally generates a magnetic field to switch the state of the free layer. The free layer includes a first layer separated from a second layer by a spacer layer, where the first layer and the second layer may have the same or different crystalline structures.

Classes IPC  ?

• H10N 52/80 - Détails de structure
• H01F 10/32 - Multicouches couplées par échange de spin, p. ex. superréseaux à structure nanométrique
• H01F 41/30 - Appareils ou procédés spécialement adaptés à la fabrication ou à l'assemblage des aimants, des inductances ou des transformateursAppareils ou procédés spécialement adaptés à la fabrication des matériaux caractérisés par leurs propriétés magnétiques pour appliquer des pellicules magnétiques sur des substrats pour appliquer des structures nanométriques, p. ex. en utilisant l'épitaxie par jets moléculaires [MBE]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure
• H10N 50/85 - Matériaux de la région active
• H10N 52/00 - Dispositifs à effet Hall
• H10N 52/01 - Fabrication ou traitement

Abrégé

A semiconductor package includes a first component, a second component, and a stiffener rib. The first component is disposed on a substrate. The second component is disposed aside the first component and on the substrate. The stiffener rib is disposed between the first component and the second component. The lid is attached to the stiffener rib, the first component and the second component. The lid includes a recess portion on the stiffener rib. A first sidewall and a second sidewall of the recess portion laterally surround the stiffener rib. A first top space between a first top sidewall of the stiffener rib and the first sidewall of the recess portion is greater than a second top space between a second top sidewall of the stiffener rib and the second sidewall of the recess portion.

Classes IPC  ?

• H10W 74/10 -
• H10W 70/60 -
• H10W 74/01 -

Abrégé

In a method, a resist material is dispensed through a tube of a nozzle of a resist pump system on a wafer. The tube extends from a top to a bottom of the nozzle and has upper, lower, and middle segments. When not dispensing, the resist material is retracted from the lower and the middle segments, and maintained in the upper segment of the tube. When retracting, a first solvent is flown through a tip of the nozzle at the bottom of the nozzle to fill the lower segment of the tube with the first solvent and to produce a gap in the middle segment of the tube between the resist material and the first solvent. The middle segment includes resist material residues on an inner surface wall of the tube and vapor of the first solvent. The vapor of the first solvent prevents the resist material residues from drying.

Classes IPC  ?

• G03F 7/16 - Procédés de couchageAppareillages à cet effet
• B05C 5/00 - Appareillages dans lesquels un liquide ou autre matériau fluide est projeté, versé ou répandu sur la surface de l'ouvrage
• B05D 1/00 - Procédés pour appliquer des liquides ou d'autres matériaux fluides aux surfaces
• H10P 14/60 -
• H10P 72/00 -

Abrégé

An interconnection structure, along with methods of forming such, are described. The structure includes a first conductive feature having a two-dimensional material layer, a second conductive feature disposed over the first conductive feature, and a dielectric material disposed adjacent the first and second conductive features. The dielectric material extends from a level of a bottom of the first conductive feature to a level of a top of the second conductive feature.

Classes IPC  ?

• H10W 20/20 -
• H10W 20/44 -

Abrégé

Static Random Access Memory (SRAM) cells and memory structures are provided. An SRAM cell according to the present disclosure includes a first pull-up gate-all-around (GAA) transistor and a first pull-down GAA transistor coupled to form a first inverter, a second pull-up GAA transistor and a second pull-down GAA transistor coupled to form a second inverter, a first pass-gate GAA transistor coupled to an output of the first inverter and an input of the second inverter, a second pass-gate GAA transistor coupled to an output of the second inverter and an input of the first inverter; a first dielectric fin disposed between the first pull-up GAA transistor and the first pull-down GAA transistor, and a second dielectric fin disposed between the second pull-up GAA transistor and the second pull-down GAA transistor.

Classes IPC  ?

• G11C 11/412 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules avec réaction positive, c.-à-d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p. ex. multivibrateur bistable, déclencheur de Schmitt utilisant uniquement des transistors à effet de champ
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS

Abrégé

A transistor may be provided by forming, in a forward order or in a reverse order, a gate electrode, a metal oxide liner, a gate dielectric, and an active layer over a substrate, and by forming a source electrode and a drain electrode on end portions of the active layer. The metal oxide liner comprises a thin semiconducting metal oxide material that functions as a hydrogen barrier material.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10D 64/01 - Fabrication ou traitement
• H10D 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
• H10P 14/20 -

Abrégé

A semiconductor structure includes a substrate having a surface, and a capacitor structure disposed within the substrate and having a bottom portion, a sidewall portion disposed over and coupled to the bottom portion, and an upper portion coupled to the sidewall portion and exposed through the surface. The semiconductor structure further includes a semiconductor device disposed over and separated from the capacitor structure. The sidewall portion is disposed between the bottom portion and the upper portion, and at least a portion of the semiconductor device is surrounded by the sidewall portion of the capacitor structure from a plan view.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive

Abrégé

A method includes forming a first conductive feature over a semiconductor substrate, forming an ILD layer over the first conductive feature, patterning the ILD layer to form a trench, and forming a conductive layer over the patterned ILD layer to fill the trench. The method further includes polishing the conductive layer to form a via contact configured to interconnect the first conductive feature with a second conductive feature, where polishing the conductive layer exposes a top surface of the ILD layer, polishing the exposed top surface of the ILD layer, such that a top portion of the via contact protrudes from the exposed top surface of the ILD layer, and forming the second conductive feature over the via contact, such that the top portion of the via contact extends into the second conductive feature.

Classes IPC  ?

• H10W 20/00 -
• H10W 20/41 -
• H10W 20/42 -

Abrégé

A first thin film transistor and a second thin film transistor include a semiconducting metal oxide plate located over a substrate, and a set of electrode structures located on the semiconducting metal oxide plate and comprising, from one side to another, a first source electrode, a first gate electrode, a drain electrode, a second gate electrode, and a second source electrode. A bit line is electrically connected to the drain electrode, and laterally extends along a horizontal direction. A first capacitor structure includes a first conductive node that is electrically connected to the first source electrode. A second capacitor structure includes a second conductive node that is electrically connected to the second source electrode.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• G11C 11/408 - Circuits d'adressage
• G11C 11/4091 - Amplificateurs de lecture ou de lecture/rafraîchissement, ou circuits de lecture associés, p. ex. pour la précharge, la compensation ou l'isolation des lignes de bits couplées
• G11C 11/4097 - Organisation de lignes de bits, p. ex. configuration de lignes de bits, lignes de bits repliées
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
• H10P 14/20 -

Abrégé

A device including a first plurality of metal-oxide semiconductor field-effect transistors electrically connected in series. Each of the first plurality of metal-oxide semiconductor field-effect transistors includes a first gate structure, a first drain/source region on one side of the first gate structure, and a second drain/source region on another side of the first gate structure. The first gate structure of each of the first plurality of metal-oxide semiconductor field-effect transistors is configured to receive a bias voltage to bias on the first plurality of metal-oxide semiconductor field-effect transistors and provide a temperature dependent resistance through the first plurality of metal-oxide semiconductor field-effect transistors to measure temperatures.

Classes IPC  ?

• G01K 7/24 - Mesure de la température basée sur l'utilisation d'éléments électriques ou magnétiques directement sensibles à la chaleur utilisant des éléments résistifs l'élément étant une résistance non linéaire, p. ex. une thermistance dans un circuit spécialement adapté, p. ex. un circuit en pont
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

An integrated circuit package structure includes a first substrate and a second substrate. The first substrate includes a sensor and a metal routing connecting to the sensor. The second substrate is bonded to the first substrate and includes a circuit layer and a plurality of conductive connectors connecting to the circuit layer. At least one of the first substrate and the second substrate further includes a stacked metal structure configured to provide electrostatic discharge protection.

Classes IPC  ?

• H01L 23/60 - Protection contre les charges ou les décharges électrostatiques, p. ex. écrans Faraday
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/498 - Connexions électriques sur des substrats isolants
• H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
• H01L 23/64 - Dispositions relatives à l'impédance
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H01L 27/02 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface
• H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe

Abrégé

Embodiments of the present disclosure provide a semiconductor device structure and methods of forming the same. The method includes forming first and second fin structures, the first fin structure includes a first plurality of semiconductor layers, and the second fin structure includes a second plurality of semiconductor layers. The method further includes depositing a gate dielectric layer around a portion of each semiconductor layer of the first and second pluralities of semiconductor layers, depositing a sacrificial layer on the gate dielectric layer, removing a first portion of the sacrificial layer disposed on a first portion of the gate dielectric layer around the first plurality of semiconductor layers, selectively depositing a first work function layer on the portion of the gate dielectric layer, and removing a second portion of the sacrificial layer disposed on a second portion of the gate dielectric layer around the second plurality of semiconductor layers.

Classes IPC  ?

• H01L 21/8238 - Transistors à effet de champ complémentaires, p.ex. CMOS
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

Semiconductor structures and methods of fabricating the semiconductor structures are described. An exemplary method includes receiving an intermediate structure comprising an n-type transistor and a p-type transistor, forming a dielectric structure under the n-type transistor and the p-type transistor, forming a first trench and a second trench each extending through the dielectric structure, the first trench exposing a bottom surface of a source/drain feature of the n-type transistor, the second trench exposing a bottom surface of a source/drain feature of the p-type transistor, wherein a depth of the second trench is greater than a depth of the first trench, forming a first silicide layer and a second silicide layer in the first trench and the second trench, respectively, and forming a first backside via and a second backside via in the first trench and the second trench, respectively.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10D 30/00 - Transistors à effet de champ [FET]
• H10D 30/43 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à une dimension, p. ex. transistors FET à fil quantique ou transistors ayant des canaux à confinement quantique à une dimension
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
• H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes

Abrégé

A probe head for performing an electrical test on a device under test (DUT) includes an upper substrate including a plurality of upper through holes, a lower substrate assembly disposed under the upper substrate and including a plurality of lower through holes corresponding to the plurality of upper through holes respectively, a spacer connected between the upper substrate and the lower substrate assembly to maintain a gap between the upper substrate and the lower substrate assembly, a plurality of first probes extending through the plurality of upper through holes and the plurality of lower through holes respectively, an interconnect structure disposed on the lower substrate assembly and comprising a dielectric layer and a circuit layer, and a plurality of second probes disposed on the interconnect structure and electrically connected to one another through the circuit layer.

Classes IPC  ?

• G01R 1/073 - Sondes multiples
• G01R 3/00 - Appareils ou procédés spécialement adaptés à la fabrication des appareils de mesure

Abrégé

A method includes forming a plurality of dielectric layers, forming a lower portion of a seal ring including a plurality of metal layers, each extending into one of the plurality of dielectric layers, depositing a first passivation layer over the plurality of dielectric layers, forming an opening in the first passivation layer, forming a via ring in the opening and physically contacting the lower portion of the seal ring, and forming a metal ring over the first passivation layer and joined to the via ring. The via ring and the metal ring form an upper portion of the seal ring. The metal ring includes an edge portion having a zigzag pattern. The method further includes forming a second passivation layer on the metal ring, and performing a singulation process to form a device die, with the seal ring being proximate edges of the device die.

Classes IPC  ?

• H10W 76/60 -
• H10W 10/00 -
• H10W 10/10 -
• H10W 20/42 -
• H10W 95/00 -

Abrégé

A method includes forming a first layer over a second layer; performing a laser treatment process on the first layer, wherein the laser treatment process includes directing a laser beam into the first layer, wherein the laser beam modifies the first layer; and after performing the laser treatment process on the first layer, performing a planarization process on the first layer to remove the first layer, wherein the planarization process exposes the second layer.

Classes IPC  ?

• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/306 - Traitement chimique ou électrique, p. ex. gravure électrolytique
• H01L 21/3105 - Post-traitement
• H10D 30/01 - Fabrication ou traitement

Abrégé

A semiconductor device including a substrate, a semiconductor package, a thermal conductive bonding layer and a lid is provided. The semiconductor package is disposed on the substrate. The thermal conductive bonding layer is disposed on the semiconductor package. The lid is attached to the semiconductor package via the thermal conductive bonding layer. The lid has a first cavity and a second cavity connected to the first cavity. The semiconductor package is located in the first cavity, and the thermal conductive bonding layer is partially disposed in the second cavity. The second cavity has a first portion and a second portion joined with the first portion and narrower than the first portion, the second portion is located between the first portion and the first cavity, and the thermal conductive bonding layer is formed in the second portion. A method for manufacturing a semiconductor device is also provided.

Classes IPC  ?

• H01L 23/367 - Refroidissement facilité par la forme du dispositif
• H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/10 - ConteneursScellements caractérisés par le matériau ou par la disposition des scellements entre les parties, p. ex. entre le couvercle et la base ou entre les connexions et les parois du conteneur
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/433 - Pièces auxiliaires caractérisées par leur forme, p. ex. pistons
• H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides

Abrégé

A method includes forming a gate stack for a short-channel device and a longer-channel device; forming a first metal cap layer over the gate stacks for the short-channel device and the longer-channel device, wherein the first metal cap layer of the longer-channel device has a metal-cap recess; forming a first dielectric cap layer in the metal-cap recess; selectively removing in parallel, a portion of the gate stacks and first metal cap layer for the short-channel device and the longer-channel device; forming a first channel recess between spacers in the short-channel device and a second channel recess between a spacer and the first dielectric cap layer in the longer-channel device by the selectively removing; wherein each of the first channel recess and the second channel recess has a width dimension and a difference between the width dimensions of the first channel recess and second channel recess is less than 3 nm.

Classes IPC  ?

• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 30/01 - Fabrication ou traitement
• H10D 30/43 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à une dimension, p. ex. transistors FET à fil quantique ou transistors ayant des canaux à confinement quantique à une dimension
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 64/01 - Fabrication ou traitement
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS

Abrégé

A semiconductor structure includes a fin structure over a substrate, a source/drain feature in the fin structure, a gate stack across the fin structure, a contact plug over the source/drain feature, a first dielectric layer over the contact plug, and a second dielectric layer over the first dielectric layer, and a via through the second dielectric layer and the first dielectric layer and on the contact plug. A width of the via varies along a vertical direction, and the via has a minimum width at a first level that is higher than a top surface of the first dielectric layer.

Classes IPC  ?

• H10W 20/00 -
• H10D 30/67 - Transistors à couche mince [TFT]

Abrégé

Semiconductor devices and methods are provided. An exemplary method includes receiving a transistor comprising a gate structure over a channel region, first and second source/drain features coupled to the channel region, and a dielectric structure over the first and the second source/drain features; forming a first trench extending through the dielectric structure to expose the first source/drain feature and a second trench extending through the dielectric structure to expose the second source/drain feature; forming a mask layer covering the first trench, wherein an opening of the mask layer exposes a portion of the second trench; after the forming of the mask layer, performing an ion implantation process to form a doped region in the second source/drain feature; and after the performing of the ion implantation process, forming a first source/drain contact in the first trench and a second source/drain contact in the second trench.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

This disclosure is directed to a method of improving a quality of an interfacial layer of a gate structure of a semiconductor device. The method includes forming a channel region on a substrate and oxidizing a surface of the channel region to form the interfacial layer including silicon oxide. The method further includes depositing a layer of metal oxide (e.g., yttrium oxide) on the interfacial layer, performing an annealing process to transform silicon oxide in the interfacial layer into silicon dioxide by reducing a density of oxygen vacancies in the interfacial layer, and removing the layer of metal oxide. The method further includes forming a high-k dielectric layer and a gate electrode on the interfacial layer to form the gate structure.

Classes IPC  ?

• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/786 - Transistors à couche mince

Abrégé

Nanostructure channels of a nanostructure transistor are etched during a nanosheet release process for removing sacrificial nanostructure layers between the nanostructure channels. The etching of the nanostructure channels is controlled to increase the efficiency of the etching process such that impurities at central portions of the nanostructure channels are removed. In more detail, parameters such as temperature and/or pressure for etching are controlled to counter the high energy barriers and increase etchant adsorption. As a result, the uniformity in the material removal rates across the nanostructure channels during the etching process is improved so that the nanostructure channels are formed to have a substantially uniform surface profile. The techniques described herein may reduce channel resistance of the nanostructure transistor, which may increase the performance of the nanostructure transistor.

Classes IPC  ?

• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

A semiconductor device includes a first gate structure extending along a first lateral direction. The semiconductor device includes a first interconnect structure, disposed above the first gate structure, that extends along a second lateral direction perpendicular to the first lateral direction. The first interconnect structure includes a first portion and a second portion electrically isolated from each other by a first dielectric structure. The semiconductor device includes a second interconnect structure, disposed between the first gate structure and the first interconnect structure, that electrically couples the first gate structure to the first portion of the first interconnect structure. The second interconnect structure includes a recessed portion that is substantially aligned with the first gate structure and the dielectric structure along a vertical direction.

Classes IPC  ?

• H10W 20/42 -
• H10W 20/00 -
• H10W 20/41 -

Abrégé

Some embodiments relate to an integrated circuit. The integrated circuit includes an inter-level dielectric (ILD) structure disposed over a substrate and surrounding a plurality of conductive interconnects. A first memory device is arranged within the ILD structure and includes a first data storage structure and a first channel structure arranged vertically between a first conductive structure and a second conductive structure. A second memory device is arranged within the ILD structure and includes a second data storage structure and a second channel structure arranged vertically between a third conductive structure and a fourth conductive structure. A fifth conductive structure is arranged within the ILD structure and contacts the first channel structure and the second channel structure.

Classes IPC  ?

• H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p. ex. NON-ET
• G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
• H03K 19/21 - Circuits OU EXCLUSIF, c.-à-d. donnant un signal de sortie si un signal n'existe qu'à une seule entréeCircuits à COÏNCIDENCES, c.-à-d. ne donnant un signal de sortie que si tous les signaux d'entrée sont identiques
• H10W 20/42 -

Abrégé

Embodiments utilize a silicon germanium layer deposited to a low germanium percentage under a substrate. The substrate is used to form a field effect transistor FET structure. After formation of the FET, the silicon germanium layer is oxidized to drive germanium to a concentrated sublayer of the silicon germanium layer. The sublayer is used as a stop layer to remove the oxidized portion of the silicon germanium layer.

Classes IPC  ?

• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10D 30/01 - Fabrication ou traitement
• H10D 64/01 - Fabrication ou traitement
• H10D 84/01 - Fabrication ou traitement

Abrégé

includes forming a protective layer over a substrate edge and a photoresist over layer removed and photoresist exposed to radiation. Protective layer including acid generator and polymer having pendant acid-labile groups. groups include polar functional groups; acid-labile groups including polar groups; acid-labile groups, wherein greater than 5% of pendant acid-labile groups have structure R1 is C6-C30 alkyl group, cycloalkyl group, hydroxylalkyl group, alkoxy group, alkoxyl alkyl group, acetyl group, acetylalkyl group, carboxyl group, alkyl carboxyl group, cycloalkyl carboxyl group, saturated or unsaturated hydrocarbon ring, or heterocyclic group; and R2 is C4-C9 alkyl group, cycloalkyl group, hydroxylalkyl group, alkoxy group, alkoxyl alkyl group, acetyl group, acetylalkyl group, carboxyl group, alkyl carboxyl group, or cycloalkyl carboxyl group; polymer having pendant acid-labile groups and lactone pendant groups; or polymer having pendant acid-labile groups and carboxylic acid groups. includes forming a protective layer over a substrate edge and a photoresist over layer removed and photoresist exposed to radiation. Protective layer including acid generator and polymer having pendant acid-labile groups. groups include polar functional groups; acid-labile groups including polar groups; acid-labile groups, wherein greater than 5% of pendant acid-labile groups have structure R1 is C6-C30 alkyl group, cycloalkyl group, hydroxylalkyl group, alkoxy group, alkoxyl alkyl group, acetyl group, acetylalkyl group, carboxyl group, alkyl carboxyl group, cycloalkyl carboxyl group, saturated or unsaturated hydrocarbon ring, or heterocyclic group; and R2 is C4-C9 alkyl group, cycloalkyl group, hydroxylalkyl group, alkoxy group, alkoxyl alkyl group, acetyl group, acetylalkyl group, carboxyl group, alkyl carboxyl group, or cycloalkyl carboxyl group; polymer having pendant acid-labile groups and lactone pendant groups; or polymer having pendant acid-labile groups and carboxylic acid groups.

Classes IPC  ?

• H10P 76/20 -
• G03F 1/22 - Masques ou masques vierges d'imagerie par rayonnement d'une longueur d'onde de 100 nm ou moins, p. ex. masques pour rayons X, masques en extrême ultra violet [EUV]Leur préparation
• G03F 7/038 - Composés macromoléculaires rendus insolubles ou sélectivement mouillables

Abrégé

Various one-time-programmable (OTP) memory cells are disclosed. An OTP memory cell includes an additional dopant region that extends at least partially under the gate of a transistor, such as an anti-fuse transistor. The additional dopant region provides an additional current path for a read current. Alternatively, an OTP memory cell includes three transistors; an anti-fuse transistor and two select transistors. The two select transistors can be configured as a cascaded select transistor or as two separate select transistors.

Classes IPC  ?

• G11C 17/12 - Mémoires mortes programmables une seule foisMémoires semi-permanentes, p. ex. cartes d'information pouvant être replacées à la main utilisant des dispositifs à semi-conducteurs, p. ex. des éléments bipolaires dans lesquelles le contenu est déterminé lors de la fabrication par une disposition prédéterminée des éléments de couplage, p. ex. mémoires ROM programmables par masque utilisant des dispositifs à effet de champ
• G11C 11/4074 - Circuits d'alimentation ou de génération de tension, p. ex. générateurs de tension de polarisation, générateurs de tension de substrat, alimentation de secours, circuits de commande d'alimentation
• G11C 11/408 - Circuits d'adressage
• G11C 11/4094 - Circuits de commande ou de gestion de lignes de bits
• G11C 17/16 - Mémoires mortes programmables une seule foisMémoires semi-permanentes, p. ex. cartes d'information pouvant être replacées à la main dans lesquelles le contenu est déterminé en établissant, en rompant ou en modifiant sélectivement les liaisons de connexion par une modification définitive de l'état des éléments de couplage, p. ex. mémoires PROM utilisant des liaisons électriquement fusibles
• H10B 20/25 - Dispositifs ROM programmable une seule fois, p. ex. utilisant des jonctions électriquement fusibles
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

A method includes forming a plurality of nanostructures, the plurality of nanostructures comprising first nanostructures that are alternatingly stacked with second nanostructures and removing the first nanostructures from the plurality of nanostructures to define recesses between the second nanostructures. The method further includes after removing the first nanostructures, performing a surface repair process on the second nanostructures and forming a gate structure in the recesses around the second nanostructures. The surface repair process increases a curvature of surfaces of the second nanostructures in the recesses.

Classes IPC  ?

• H01L 21/324 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p. ex. recuit, frittage
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

A package structure is provided. The package structure includes a chip structure having a first side region, a second side region, and a corner region. The chip structure has an inclined sidewall, and the first side region and the second side region meet at the corner region. In a top view, the corner region has a rounded profile, the first side region has a first substantially straight-line profile and extends towards the corner region along a first direction. The second side region has a second substantially straight-line profile and extends towards the corner region along a second direction. The second direction is substantially perpendicular to the first direction. The package structure also includes a protective layer laterally surrounding the chip structure.

Classes IPC  ?

• H10W 90/00 -
• H10P 54/00 -
• H10W 70/05 -
• H10W 70/685 -
• H10W 74/01 -
• H10W 74/10 -
• H10W 74/15 -

Abrégé

Optical engines and methods for fabricating optical engines. In embodiments, the optical engine includes a silicon substrate and a photonic component mounted on the silicon substrate. The photonic component includes an edge coupler and a coupling interface configured to interface with one or more external optical components. The edge coupler includes a photonic component edge at the coupling interface. The silicon substrate includes a substrate coupling edge at the coupling interface. The photonic component edge protrudes beyond the substrate coupling edge at the coupling interface.

Classes IPC  ?

• G02B 6/136 - Circuits optiques intégrés caractérisés par le procédé de fabrication par gravure
• G02B 6/122 - Éléments optiques de base, p. ex. voies de guidage de la lumière

Abrégé

A method includes disposing a photoresist layer over a wafer. The photoresist layer is exposed by using a photomask. The photoresist layer is developed with a developer solution. The photomask includes a substrate having a recess therein and a main feature over the substrate. A width of the main feature is greater than a width of the recess in a top view, and a depth of the recess is less than about one third of a height of the main feature in a cross-sectional view.

Classes IPC  ?

• G03F 1/76 - Création des motifs d'un masque par imagerie
• G03F 7/20 - ExpositionAppareillages à cet effet

Abrégé

A semiconductor structure according to the present disclosure includes a backside metal line and a backside contact structure that includes a bar portion disposed on the backside metal line, a first via extending from the bar portion, a second via extending from the bar portion, and a protrusion disposed between the first via and the second via. The semiconductor structure also includes a first source/drain feature over the first via, a second source/drain feature over the second via, and a gate isolation feature disposed between the first via and the second via. The protrusion extends into the gate isolation feature.

Classes IPC  ?

• H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10D 30/00 - Transistors à effet de champ [FET]
• H10D 30/01 - Fabrication ou traitement
• H10D 30/43 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à une dimension, p. ex. transistors FET à fil quantique ou transistors ayant des canaux à confinement quantique à une dimension
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 84/01 - Fabrication ou traitement
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

A semiconductor structure is provided. The semiconductor structure includes a lower fin element, an isolation structure surrounding the lower fin element, and a functional circuit and an electrical connection structure. The functional circuit includes a set of nanostructures over the lower fin element, and a gate stack wrapping around the set of nanostructures. The electrical connection structure includes a through via embedded in the isolation structure, and a plurality of gate rails and a plurality of contact rails that are arranged horizontally in an alternating manner on the through via.

Classes IPC  ?

• H01L 23/528 - Configuration de la structure d'interconnexion
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

A semiconductor package includes a first interconnect component, a second interconnect component and a third encapsulant. The first interconnect component includes a first encapsulant. The second interconnect component is laterally spaced apart from the first interconnect component and includes a second encapsulant. The third encapsulant laterally encapsulates the first interconnect component and the second interconnect component. The first encapsulant includes a first filler having a first average size, and the second encapsulant includes a second filler having a second average size different from the first average size.

Classes IPC  ?

• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/29 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par le matériau
• H01L 23/498 - Connexions électriques sur des substrats isolants
• H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
• H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides

Abrégé

A semiconductor device includes a substrate, a first die embedded in the substrate, a plurality of first connectors located between and electrically connected to the first die and the substrate. a second die bonded to a first surface of the substrate, a third die bonded to the first surface of the substrate, an encapsulant encapsulating the second die and the third die, and a plurality of second connectors located on a second surface opposite to the first surface of the substrate.

Classes IPC  ?

• H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes
• H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H01L 25/10 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs ayant des conteneurs séparés

Abrégé

A semiconductor device includes an oxide layer having a first side and a second side opposite to each other. The semiconductor device includes a plurality of first waveguides that are disposed across a plurality of first insulator layers, respectively, on the first side of the oxide layer. The semiconductor device includes a plurality of second waveguides that are disposed across a plurality of second insulator layers, respectively, on the second side of the oxide layer. The plurality of first waveguides and the plurality of second waveguides collectively form a plurality of photonic neural network layers of an artificial neural network.

Classes IPC  ?

• G06N 3/067 - Réalisation physique, c.-à-d. mise en œuvre matérielle de réseaux neuronaux, de neurones ou de parties de neurone utilisant des moyens optiques

Abrégé

A system includes a platen configured to hold a polishing pad, wherein the polishing pad includes grooves in a top surface of the polishing pad and openings extending from the grooves to a bottom surface of the polishing pad; a holder configured to hold a workpiece above the polishing pad; and optical inspection devices within the platen, wherein the optical inspection devices are configured to measure a characteristic of a bottom surface of the workpiece through the openings in the polishing pad.

Classes IPC  ?

• B24B 37/20 - Tampons de rodage pour travailler les surfaces planes
• B24B 37/013 - Dispositifs ou moyens pour détecter la fin de l'opération de rodage
• B24B 37/26 - Tampons de rodage pour travailler les surfaces planes caractérisés par la forme ou le profil de la surface du tampon de rodage, p. ex. rainurée

Abrégé

A splash prevention system includes one or more devices that are configured to reduce the likelihood of errant sealant particles landing on a top and/or a bottom surface of a wafer stack during an edge sealing operation. An injector nozzle may dispense sealant into the groove around the wafer stack as a chuck is used to rotate the wafer stack. A vacuum device of the splash prevention system may provide a negative-pressure gas flow at the edge of the wafer stack, and the negative-pressure gas flow is used to collect errant sealant particles. Additionally and/or alternatively, an air curtain device may provide a positive-pressure gas flow at the edge of the wafer stack, and the positive-pressure gas flow may be used to dispel errant sealant particles away from the edge of the wafer stack.

Classes IPC  ?

• H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
• H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements

Abrégé

In a method for forming a dielectric isolation structure or container, ion implantation is performed to form a buried implant region in a base semiconductor material. Trenches are formed in the base semiconductor material that access the buried implant region. The buried implant region is removed by etching via the trenches to form a lateral undercut region connected with the trenches. The lateral undercut region and the trenches are filled with dielectric material to form a dielectric bottom region and annular dielectric sidewall of the dielectric isolation structure. By forming of the trenches and the filling of the trenches in two or more iterations, with the removal of the buried implant region being performed after one of these iterations, detachment and self-collapse of the contained portion of base semiconductor material is avoided.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices

Abrégé

A device is provided. The device includes: a liquid crystal layer; an electrode layer on a first side of the liquid crystal layer; and a backplane attached to a second side of the liquid crystal layer opposite the first side. The backplane includes: a conductive structure operable to form a voltage difference with the electrode layer; a reflective structure between the conductive structure and the liquid crystal layer; a first reflection attenuation layer on first sidewalls of the conductive structure and a first upper surface of the conductive structure; and a second reflection attenuation layer on second sidewalls of the reflective structure, the second reflection attenuation layer defining an opening therein, a second upper surface of the reflective structure being exposed by the opening.

Classes IPC  ?

• G02F 1/1335 - Association structurelle de cellules avec des dispositifs optiques, p. ex. des polariseurs ou des réflecteurs
• G02F 1/1345 - Conducteurs connectant les électrodes aux bornes de la cellule

Abrégé

Various embodiments of the present disclosure are directed towards a method for forming a memory cell. In some embodiments, a memory film is deposited over a substrate and comprises a bottom electrode layer, a top electrode layer, and a data storage film between the top and bottom electrode layers. A hard mask film is deposited over the memory film and comprises a conductive hard mask layer. The top electrode layer and the hard mask film are patterned to respectively form a top electrode and a hard mask over the top electrode. A trimming process is performed to decrease a sidewall angle between a sidewall of the hard mask and a bottom surface of the hard mask. An etch is performed into the data storage film with the hard mask in place after the trimming process to form a data storage structure underlying the top electrode.

Classes IPC  ?

• H10N 50/01 - Fabrication ou traitement
• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H10B 63/00 - Dispositifs de mémoire par changement de résistance, p. ex. dispositifs RAM résistifs [ReRAM]
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/80 - Détails de structure
• H10N 70/00 - Dispositifs à l’état solide n’ayant pas de barrières de potentiel, spécialement adaptés au redressement, à l'amplification, à la production d'oscillations ou à la commutation

Abrégé

A device is provided that includes: a photonic integrated circuit; a laser die comprising a welding pad; and a first optical fiber including: a first end of the first optical fiber fused to a surface of the photonic integrated circuit, wherein a first fusion bond exists between the first end of the first optical fiber and the surface of the photonic integrated circuit; and a second end of the first optical fiber fused to the welding pad, wherein a second fusion bond exists between the second end of the first optical cable and the welding pad.

Classes IPC  ?

• G02B 6/122 - Éléments optiques de base, p. ex. voies de guidage de la lumière
• G02B 6/12 - Guides de lumièreDétails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p. ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
• G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication
• G02B 6/255 - Épissage des guides de lumière, p. ex. par fusion ou par liaison
• G02B 6/42 - Couplage de guides de lumière avec des éléments opto-électroniques

Abrégé

The present disclosure relates to a foaming nozzle apparatus and method of cleaning a semiconductor wafer surface with a foaming cleaning agent. One or more foaming nozzle apparatuses can be included in a semiconductor processing chamber for cleaning debris from wafer surfaces.

Classes IPC  ?

• B08B 3/02 - Nettoyage par la force de jets ou de pulvérisations
• B05B 7/00 - Appareillages de pulvérisation pour débiter des liquides ou d'autres matériaux fluides provenant de plusieurs sources, p. ex. un liquide et de l'air, une poudre et un gaz
• B08B 1/12 - Brosses
• B08B 1/20 - Nettoyage d'articles en mouvement, p. ex. de bandes en mouvement ou d’objets sur un transporteur
• B08B 5/02 - Nettoyage par la force de jets, p. ex. le soufflage de cavités

Abrégé

In a method of manufacturing a semiconductor device, a fin structure, in which first semiconductor layers and second semiconductor layers are alternately stacked, is formed. A sacrificial gate structure is formed over the fin structure. A source/drain region of the fin structure, which is not covered by the sacrificial gate structure, is etched, thereby forming a source/drain space. The first semiconductor layers are laterally etched through the source/drain space. An inner spacer made of a dielectric material is formed on an end of each of the etched first semiconductor layers. A source/drain epitaxial layer is formed in the source/drain space to cover the inner spacer. A lateral end of each of the first semiconductor layers has a V-shape cross section after the first semiconductor layers are laterally etched.

Classes IPC  ?

• H10D 64/01 - Fabrication ou traitement
• H10D 30/69 - Transistors IGFET ayant des isolateurs de grille à piégeage de charges, p. ex. transistors MNOS
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10P 14/20 -
• H10P 14/60 -
• H10P 14/692 -
• H10P 95/00 -

Abrégé

A package structure is provided. The package structure includes a device die bonded to a package substrate via a plurality of connectors. The package structure includes a dummy die bonded to the package substrate via a plurality of dummy connectors and disposed adjacent to the device die. The dummy die includes a base portion, an upper portion bonded to the base portion, and an edge molding material formed over the base portion and surrounding the upper portion. The package structure also includes a package molding material over the package substrate and around the dummy die and the device die. The Young's modulus of the edge molding material is less than the Young's modulus of the package molding material.

Classes IPC  ?

• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
• H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/16 - Matériaux de remplissage ou pièces auxiliaires dans le conteneur, p. ex. anneaux de centrage
• H01L 23/498 - Connexions électriques sur des substrats isolants
• H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides

Abrégé

A resonator device includes a substrate with a first number of fins extending over the substrate. The fins extend along the substrate in a first direction. A second number of conductive fingers are provided over the fins, which extend in a second direction perpendicular to the first direction. The first number is less than or equal to the second number. The conductive fingers are configured to receive an input signal such that the conductive fingers resonate at an output frequency. The conductive fingers define a finger pitch therebetween, and the output frequency is based on the finger pitch.

Classes IPC  ?

• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H03H 11/24 - Atténuateurs indépendants de la fréquence
• H10D 30/01 - Fabrication ou traitement
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]

Abrégé

A phase change material switching circuit may be provided by forming a semiconductor circuit including a power amplifier and a low noise amplifier on a substrate; forming metal interconnect structures embedded in first dielectric material layers over the power amplifier and the low noise amplifier; forming a first phase change material (PCM) switch and a second PCM switch over the first dielectric material layers, wherein the first PCM switch includes a first electrode and a second electrode, and the second PCM switch includes a third electrode and a fourth electrode, wherein the second electrode is electrically connected to the third electrode to form a common electrical node; and electrically connecting a radio-frequency (RF) antenna to the common electrical node.

Classes IPC  ?

• H10N 79/00 - Dispositifs intégrés, ou ensembles de plusieurs dispositifs, comportant au moins un élément couvert par le groupe
• H01L 23/66 - Adaptations pour la haute fréquence

Abrégé

A semiconductor structure includes a channel region over a substrate, a gate structure engaging the channel region, a gate spacer disposed on sidewalls of the gate structure, a source/drain (S/D) feature abutting the channel region, an S/D contact landing on a top surface of the S/D feature, and a dielectric layer disposed on a sidewall of the gate spacer. The S/D feature includes a first layer and a second layer underneath the first layer. The second layer differs from the first layer in composition. The dielectric layer interfaces with both the first layer and the second layer of the S/D feature. In a cross-sectional view along a lengthwise direction of the channel region, a bottommost point of the top surface of the S/D feature is below a top surface of the channel region.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 30/01 - Fabrication ou traitement
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 64/01 - Fabrication ou traitement
• H10P 14/20 -
• H10P 14/60 -

Abrégé

A semiconductor structure includes a metal gate structure and an isolation structure adjacent to the metal gate structure. The isolation structure includes a first dielectric layer, a second dielectric layer over the first dielectric layer, and a third dielectric layer over the second dielectric layer. The first dielectric layer includes carbon of a first concentration, the second dielectric layer includes carbon of a second concentration, and the third dielectric layer includes carbon of a third concentration. The third concentration is greater than the second concentration, and the second concentration is greater than the first concentration.

Classes IPC  ?

• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique

Abrégé

A semiconductor structure includes a substrate and a contact field plate (CFP) on the substrate. The contact field plate includes an insulation layer on the substrate, a poly gate over the insulation layer, a first-type semiconductor doping region in the poly gate; and a second-type semiconductor doping region in the poly gate.

Classes IPC  ?

• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 29/40 - Electrodes
• H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée

Abrégé

A semiconductor device structure includes a first dielectric wall, a plurality of first semiconductor layers vertically stacked and extending outwardly from a first side of the first dielectric wall, each first semiconductor layer has a first width, a plurality of second semiconductor layers vertically stacked and extending outwardly from a second side of the first dielectric wall, each second semiconductor layer has a second width, a plurality of third semiconductor layers disposed adjacent the second side of the first dielectric wall, each third semiconductor layer has a third width greater than the second width, a first gate electrode layer surrounding at least three surfaces of each of the first semiconductor layers, the first gate electrode layer having a first conductivity type, and a second gate electrode layer surrounding at least three surfaces of each of the second semiconductor layers, the second gate electrode layer having a second conductivity type opposite the first conductivity type.

Classes IPC  ?

• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10D 30/01 - Fabrication ou traitement
• H10D 30/43 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à une dimension, p. ex. transistors FET à fil quantique ou transistors ayant des canaux à confinement quantique à une dimension
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

A semiconductor device includes a semiconductor layer and a gate structure on the semiconductor layer. The gate structure includes a multi-stepped gate dielectric on the semiconductor layer and a gate electrode on the multi-stepped gate dielectric. The multi-stepped gate dielectric includes a first gate dielectric segment having a first thickness and a second gate dielectric segment having a second thickness that is less than the first thickness.

Classes IPC  ?

• H10D 64/27 - Électrodes ne transportant pas le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. grilles
• H10D 30/01 - Fabrication ou traitement
• H10D 30/65 - Transistors FET DMOS latéraux [LDMOS]
• H10D 64/01 - Fabrication ou traitement

Abrégé

A photonic device structure and method of fabricating the same. The structure includes a substrate that has a topside oxide layer and a silicon layer that is formed on the topside oxide layer. The structure further includes a rib waveguide component formed in the silicon layer and that includes contact holes. The contact holes include a contact hole depth, and a contact hole trench that is formed in the silicon layer and which has a first sidewall, a second sidewall, and a bottom surface. The contact hole further includes a contact etch stop layer formed in the contact hole trench.

Classes IPC  ?

• G02B 6/12 - Guides de lumièreDétails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p. ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
• G02B 6/136 - Circuits optiques intégrés caractérisés par le procédé de fabrication par gravure

Abrégé

A semiconductor structure and a manufacturing method thereof are provided. The manufacturing method of the semiconductor structure includes: epitaxially growing a semiconductor material among at least two channel layers; implanting pnictogen dopants in the semiconductor material; implanting chalcogen dopants in the semiconductor material; annealing the semiconductor material with the chalcogen dopants; forming a bottom contact etching stop layer (BCESL) on the semiconductor material with the chalcogen dopants; and etching the BCESL and forming a metal layer above the semiconductor material.

Classes IPC  ?

• H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
• H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

In an embodiment, a device includes: an isolation region on a substrate; a first semiconductor fin protruding above the isolation region; a first gate dielectric on a first channel region of the first semiconductor fin, the first gate dielectric including a first interfacial layer and a first high-k dielectric layer; a second semiconductor fin protruding above the isolation region; and a second gate dielectric on a second channel region of the second semiconductor fin, the second gate dielectric including a second interfacial layer and a second high-k dielectric layer, a first portion of the first interfacial layer on the first channel region having a greater thickness than a second portion of the second interfacial layer on the second channel region, the second channel region having a greater height than the first channel region.

Classes IPC  ?

• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10D 30/01 - Fabrication ou traitement
• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 62/17 - Régions semi-conductrices connectées à des électrodes ne transportant pas de courant à redresser, amplifier ou commuter, p. ex. régions de canal
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

A semiconductor device includes a substrate. A gate structure is disposed over the substrate in a vertical direction. The gate structure extends in a first horizontal direction. An air spacer is disposed adjacent to a first portion of the gate structure in a second horizontal direction that is different from the first horizontal direction. The air spacer has a vertical boundary in a cross-sectional side view defined by the vertical direction and the first horizontal direction.

Classes IPC  ?

• H10D 64/66 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS]
• G06F 30/392 - Conception de plans ou d’agencements, p. ex. partitionnement ou positionnement
• G06F 119/18 - Analyse de fabricabilité ou optimisation de fabricabilité
• H10D 64/01 - Fabrication ou traitement
• H10D 84/01 - Fabrication ou traitement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10W 10/00 -
• H10W 10/20 -

Abrégé

A resistor structure is provided. The resistor structure includes a substrate, a first well region formed in the substrate, a poly layer over the first well region, an isolation structure disposed between the poly layer and the first well region, and an interconnect structure. The poly layer has a first end, a second end and a point between the first and second ends. The interconnect structure is electrically connected between the point of the poly layer and the first well region.

Classes IPC  ?

• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

Abrégé

A semiconductor structure includes a substrate having a first doping type, a first conductive structure disposed within the substrate and having a bottom portion and a sidewall portion disposed over and coupled to the bottom portion, a first isolation layer disposed under the first conductive structure and within the substrate, and a semiconductor device disposed over the first conductive structure and including an oxide layer disposed over a first surface of the substrate. The first conductive structure is partially enclosed by the oxide layer and the first isolation layer, at least a portion of the semiconductor device is surrounded by the sidewall portion of the first conductive structure, and the semiconductor device is separated from the first conductive structure.

Classes IPC  ?

• H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant
• H01L 21/762 - Régions diélectriques
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

Abrégé

An image sensor device includes a capacitor structure that includes, as a dielectric material, an amorphous composition that includes a mixture of metal oxides. The amorphous composition replaces crystalline metal oxide dielectric layer stacks used in other approaches. The amorphous composition reduces or prevents interface defects and electron traps as compared to the crystalline metal oxide dielectric layer stacks. A single amorphous layer avoids the interfaces between metal oxides and metal oxide crystal defects in which the electron traps can be easily formed. The resulting image sensor device exhibits reduced lag as compared to other approaches that use crystalline metal oxide dielectric layer stacks. In addition, using the single amorphous layer including the mixture of metal oxides increases capacitance of a corresponding capacitor structure as compared to other approaches that use the crystalline metal oxide dielectric layer stacks.

Classes IPC  ?

• H01L 27/146 - Structures de capteurs d'images

Abrégé

A semiconductor device and a method of operating the semiconductor device are disclosed. In one aspect, the semiconductor device includes a memory cell connected to a bit line, and a biasing circuit configured to output a first bias voltage and a second bias voltage, the first bias voltage generated based on a threshold voltage of a p-type transistor, and the second bias voltage generated based on a threshold voltage of an n-type transistor. The semiconductor device includes a step-down circuit connected to the bit line and configured to receive the first and second bias voltages, the step-down circuit configured to output an output voltage to charge the bit line based on the first and second bias voltages.

Classes IPC  ?

• G11C 11/4094 - Circuits de commande ou de gestion de lignes de bits

Abrégé

A memory device includes a first static random access memory (SRAM) cell, a second SRAM cell, and a first metal layer. The first SRAM cell includes first read-port pass-gate (PG) and pull-down (PD) transistors arranged in a Y-direction, and second read-port PG and PD transistors arranged in the Y-direction. The first and second read-port PD transistors share a first gate structure extending in an X-direction. The second SRAM cell includes third read-port PG and PD transistors arranged in the Y-direction, and fourth read-port PG and PD transistors arranged in the Y-direction. The third and fourth read-port PD transistors share a second gate structure extending in the X-direction. The first metal layer is over the first and second SRAM cells. The first metal layer includes first and second read bit-line conductors extending in the Y-direction and shared by the first and second SRAM cells.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]

Abrégé

A chemical mechanical polishing (CMP) pad includes a polishing surface including a first region including a hydrophobic character and a second region including a hydrophilic character. A method of manufacturing a CMP pad includes forming a polishing surface of the CMP pad to include a first region including a hydrophobic character and a second region including a hydrophilic character. A method of manufacturing a semiconductor device includes polishing a wafer by pressing a surface of the wafer against a polishing surface of a CMP pad while rotating both the wafer and the CMP pad, and supplying a slurry on the polishing surface of the CMP pad.

Classes IPC  ?

• B24B 37/24 - Tampons de rodage pour travailler les surfaces planes caractérisés par la composition ou les propriétés des matériaux du tampon
• B24B 37/22 - Tampons de rodage pour travailler les surfaces planes caractérisés par une structure multicouche
• B24B 37/26 - Tampons de rodage pour travailler les surfaces planes caractérisés par la forme ou le profil de la surface du tampon de rodage, p. ex. rainurée
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives

Abrégé

A chip transferring system including a stage, a protection cover and a pick-and-place component is provided. The stage has a supporting region and is configured to support a workpiece by the supporting region. The protection cover includes a cover body configured to be located above the supporting region to cover the supporting region, wherein the cover body has an opening. The pick-and-place component is configured to pass through the opening of the cover body to pick a chip from the workpiece on the supporting region or place the chip to the workpiece on the supporting region. In addition, a protection cover and a chip transferring method are also provided.

Classes IPC  ?

• H01L 21/677 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le transport, p. ex. entre différents postes de travail

Abrégé

An IC device includes a first transistor including a first gate coupled to a first word line and including a first work function configuration, a first metal-like defined (MD) segment adjacent to the first gate and coupled to one of a bit line or reference line, and a second MD segment adjacent to the first gate and coupled to the other of the bit line or the reference line, and a second transistor including a second gate coupled to a second word line and including a second work function configuration different from the first work function configuration, the second MD segment adjacent to the second gate, and a third MD segment adjacent to the second gate and coupled to the one of the bit line or the reference line.

Classes IPC  ?

• H10B 20/00 - Dispositifs de mémoire morte [ROM]

Abrégé

A package includes a memory stack attached to a logic device, the memory stack including first memory structures, a first redistribution layer over and electrically connected to the first memory structures, second memory structures on the first redistribution layer, a second redistribution layer over and electrically connected to the second memory structures, and first metal pillars on the first redistribution layer and adjacent the second memory structures, the first metal pillars electrically connecting the first redistribution layer and the second redistribution layer, wherein each first memory structure of the first memory structures includes a memory die comprising first contact pads and a peripheral circuitry die comprising second contact pads, wherein the first contact pads of the memory die are bonded to the second contact pads of the peripheral circuitry die.

Classes IPC  ?

• H10W 90/00 -
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10N 50/01 - Fabrication ou traitement
• H10N 50/80 - Détails de structure
• H10W 20/20 -
• H10W 20/41 -
• H10W 70/05 -
• H10W 70/09 -
• H10W 70/60 -
• H10W 72/90 -
• H10W 74/10 -

Abrégé

A method includes depositing a plurality of layers, which includes depositing a spin orbit coupling layer, depositing a dielectric layer over the spin orbit coupling layer, depositing a free layer over the dielectric layer, depositing a tunnel barrier layer over the free layer, and depositing a reference layer over the tunnel barrier layer. The method further includes performing a first patterning process to pattern the plurality of layers, and performing a second patterning process to pattern the reference layer, the tunnel barrier layer, the free layer, and the dielectric layer. The second patterning process stops on a top surface of the spin orbit coupling layer.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• G11C 11/16 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments magnétiques utilisant des éléments dans lesquels l'effet d'emmagasinage est basé sur l'effet de spin
• H10N 50/01 - Fabrication ou traitement
• H10N 50/80 - Détails de structure

Abrégé

Methods for forming a silicon-on-insulator (SOI) substrate are disclosed. A substrate includes a sacrificial layer and a first substrate layer over the sacrificial layer. Vias are formed around a first substrate region of the first substrate layer down to the sacrificial layer. The sacrificial layer is etched away, forming a buried volume. Substrate supports connecting the first substrate region to the first substrate layer are converted into a dielectric material. The buried volume and the vias are filled with a first dielectric material, forming a buried dielectric layer and a first dielectric sidewall around the first substrate region. A second substrate layer is formed over the first substrate layer. A trench is formed around a second substrate region of the second substrate layer. The trench is filled with a second dielectric material to form a second dielectric sidewall around the second substrate region connected to the first dielectric sidewall.

Classes IPC  ?

• H01L 21/762 - Régions diélectriques
• H01L 27/12 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant autre qu'un corps semi-conducteur, p.ex. un corps isolant

Abrégé

An optical beam splitter includes a multi-stage nested network of waveguide bifurcation branches, which includes: first-stage waveguide bifurcation branches each including a pair of first-stage waveguide segments, and second-stage waveguide bifurcation branches each including a pair of second-stage waveguide segments. Each pair of first-stage waveguide segments includes a first common end and a pair of first split ends and a pair of first interconnection portions. Each first common end points toward a first widthwise direction. Each pair of second-stage waveguide segments includes a second common end and a pair of second split ends and a pair of second interconnection portions. Each second common end and each second split end of the optical beam splitter point toward a second widthwise direction which is an opposite direction of the first widthwise direction.

Classes IPC  ?

• G02B 6/125 - Courbures, branchements ou intersections
• G02B 6/12 - Guides de lumièreDétails de structure de dispositions comprenant des guides de lumière et d'autres éléments optiques, p. ex. des moyens de couplage du type guide d'ondes optiques du genre à circuit intégré
• G02B 6/13 - Circuits optiques intégrés caractérisés par le procédé de fabrication

Abrégé

The present disclosure describes a cleaning system using a cleaning liquid generated by a cooling system. and a second flow rate of the second liquid coolant based on a temperature of the second die. The cleaning system includes a cooling system configured to generate a cleaning liquid, a controller configured to control a temperature of the cleaning liquid, a wafer holder configured to hold and rotate a wafer, a first nozzle above the wafer and configured to spray the cleaning liquid on a top surface of the wafer, and a second nozzle below the wafer and configured to spray the cleaning liquid on a bottom surface of the wafer.

Classes IPC  ?

• H01L 21/67 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitementAppareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants
• F28C 3/00 - Autres appareils échangeurs de chaleur à contact direct
• G01K 1/02 - Moyens d’indication ou d’enregistrement spécialement adaptés aux thermomètres
• H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives

Abrégé

A slurry arm for an associated chemical mechanical polishing (CMP) system for semiconducting wafer substrates includes a slurry arm main body; a plurality of holes disposed along a length of the slurry arm main body; a valve controlling slurry flow through each hole of the plurality of holes; and a controller configured to open or close each valve.

Classes IPC  ?

• B24B 57/02 - Dispositifs pour l'alimentation, l'application, le triage ou la récupération de produits de meulage, polissage ou rodage pour l'alimentation en produits de meulage, polissage ou rodage à l'état fluide, vaporisés, pulvérisés ou liquéfiés
• B24B 37/005 - Moyens de commande pour machines ou dispositifs de rodage
• B24B 37/20 - Tampons de rodage pour travailler les surfaces planes

Abrégé

Some implementations described herein provide a semiconductor structure. The semiconductor structure includes a first terminal coupled to a substrate of the semiconductor structure, with the first terminal including a first portion of a tunneling layer formed on the substrate, and a first gate formed on the first portion of the tunneling layer. The semiconductor structure includes a second terminal coupled to the substrate and adjacent to the first terminal, with the second terminal including a second portion of the tunneling layer formed on the substrate, a second gate formed on the second portion of the tunneling layer, and a dielectric structure formed on a top surface and side surfaces of the second gate. The semiconductor structure includes a third terminal coupled to an insulating structure and adjacent to the second terminal, with the third terminal including, a third gate formed on the insulating structure.

Classes IPC  ?

• H10D 30/68 - Transistors IGFET à grille flottante
• G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p. ex. FAMOS
• G11C 16/14 - Circuits pour effacer électriquement, p. ex. circuits de commutation de la tension d'effacement
• G11C 16/26 - Circuits de détection ou de lectureCircuits de sortie de données
• H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
• H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p. ex. NON-ET
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 30/01 - Fabrication ou traitement
• H10D 64/01 - Fabrication ou traitement

Abrégé

A semiconductor device includes a first transistor and a second transistor. The first transistor includes a first semiconductor layer, a first source/drain structure in contact with on end of the first semiconductor layer, and a first gate structure wrapping around the first semiconductor layer. The second transistor includes a second semiconductor layer, a second source/drain structure in contact with on end of the second semiconductor layer, and a second gate structure wrapping around the second semiconductor layer. A contact plug electrically connects the first source/drain structure and the second source/drain structure, in which the contact plug comprises a top portion and a bottom portion extending downward from a bottom surface of the top portion. A dual-layer spacer structure is along a sidewall of the top portion of the contact plug. A single-layer spacer structure is along a sidewall of the bottom portion of the contact plug.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 27/092 - Transistors à effet de champ métal-isolant-semi-conducteur complémentaires
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

A package structure and method for forming the same are provided. The package structure includes a cooling substrate formed on a base substrate, and the cooling substrate includes a cooling device. The package structure includes a packaged semiconductor device formed on the cooling substrate, and the packaged semiconductor device includes a first die, and the cooling device is directly below the first die.

Classes IPC  ?

• H01L 23/367 - Refroidissement facilité par la forme du dispositif
• H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
• H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
• H01L 23/16 - Matériaux de remplissage ou pièces auxiliaires dans le conteneur, p. ex. anneaux de centrage
• H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
• H01L 23/38 - Dispositifs de refroidissement utilisant l'effet Peltier
• H01L 23/40 - Supports ou moyens de fixation pour les dispositifs de refroidissement ou de chauffage amovibles
• H01L 23/498 - Connexions électriques sur des substrats isolants
• H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
• H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe

Abrégé

A device structure, along with methods of forming such, are described. The device structure includes an interconnection structure disposed over a substrate, a first dielectric layer disposed over the interconnection structure, and a second dielectric layer disposed on the first dielectric layer. The second dielectric layer comprises a dielectric material having a k value greater than about 20 and a band gap less than about 5 eV. The structure further includes a third dielectric layer disposed on the second dielectric layer and a first conductive feature disposed on the third dielectric layer. The first conductive feature includes a first portion extending through the first dielectric layer, the second dielectric layer, and the third dielectric layer and a second portion disposed on the third dielectric layer.

Classes IPC  ?

• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées

Abrégé

A method for manufacturing a semiconductor device is provided, including the following steps. A first protective layer and a second protective layer are formed on top of a stack of a plurality of first semiconductor layers and a plurality of second semiconductor layers alternately disposed. The second semiconductor layers are removed to form at least one cavity between the first semiconductor layers. A sacrificial dielectric layer and a plurality of dielectric spacers are formed between the first semiconductor layers. The sacrificial dielectric layer located under the second protective layer is removed to form a first cavity. The sacrificial dielectric layer between the first semiconductor layers is removed to form a second cavity. The second protective layer exposed in the first cavity is removed so that the height of the first cavity is greater than the height of the second cavity.

Classes IPC  ?

• H01L 29/66 - Types de dispositifs semi-conducteurs
• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/06 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/775 - Transistors à effet de champ avec un canal à gaz de porteurs de charge à une dimension, p.ex. FET à fil quantique
• H01L 29/786 - Transistors à couche mince

Abrégé

A die structure is provided. The die structure includes a base having a first device region and a second device region adjacent to the first device region. The die structure includes a plurality of first device cores stacked on the first device region of the base. The die structure includes a plurality of second device cores stacked on the second device region of the base. The die structure includes a top core over the first device cores and the second device cores. An interconnect structure is embedded in the top core and electrically connected to the first device cores and the second device cores. The die structure also includes a die molding material formed over the base and encapsulating the first device cores, the second device cores, and the top core.

Classes IPC  ?

• H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
• H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
• H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
• H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide

Abrégé

A semiconductor device includes a plurality of metallization layers vertically disposed with respect to and electrically couple to a plurality of transistors. Each of the plurality of metallization layers includes a metal line and a metal via. Each of the metal lines and the metal vias are coupled to a barrier layer. The metal lines and the metal vias each essentially consist of a first material comprising copper (Cu), silver (Ag), and carbon (C). The barrier layer essentially consists of a second material including zirconium nitride (ZrN).

Classes IPC  ?

• H01L 23/532 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées caractérisées par les matériaux
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif

Abrégé

A first source/drain structure is disposed over a substrate. A second source/drain structure is disposed over the substrate. An isolation structure is disposed between the first source/drain structure and the second source/drain structure. The first source/drain structure and a first sidewall of the isolation structure form a first interface that is substantially linear. The second source/drain structure and a second sidewall of the isolation structure form a second interface that is substantially linear. A first source/drain contact surrounds the first source/drain structure in multiple directions. A second source/drain contact surrounds the second source/drain structure in multiple directions. The isolation structure is disposed between the first source/drain contact and the second source/drain contact.

Classes IPC  ?

• H10D 30/62 - Transistors à effet de champ à ailettes [FinFET]
• H10D 62/10 - Formes, dimensions relatives ou dispositions des régions des corps semi-conducteursFormes des corps semi-conducteurs
• H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain

Abrégé

A package structure includes a circuit substrate and a semiconductor package disposed on and electrically connected to the circuit substrate. The semiconductor package includes and interconnection structure, first passive devices, second passive devices and bump structures. The first passive devices are electrically connected to the interconnection structure, and arranged as a first pattern in between the interconnection structure and the circuit substrate. The second passive devices are electrically connected to the interconnection structure, and arranged as a second pattern in between the interconnection structure and the circuit substrate, wherein the second pattern is different from the first pattern. The bump structures are electrically connecting the interconnection structure to the circuit substrate and laterally surrounding the first passive devices and the second passive devices.

Classes IPC  ?

• H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
• H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
• H01L 23/498 - Connexions électriques sur des substrats isolants
• H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants