Abrégé

Provided is a semiconductor device that can be miniaturized or highly integrated, a semiconductor device that is highly reliable, a semiconductor device that has low power consumption, or a semiconductor device that has a high operation speed. This semiconductor device includes: a first transistor including a first conductive layer to a third conductive layer, a first oxide semiconductor layer, and a charge accumulation layer; a second transistor including a fourth conductive layer, a fifth conductive layer, and a second oxide semiconductor layer; and a first insulating layer. The first insulating layer is located above the first conductive layer and the fourth conductive layer, and includes: a first opening overlapping the first conductive layer; and a second opening overlapping the fourth conductive layer. A second conductive layer and the fifth conductive layer are located above the first insulating layer. The first oxide semiconductor layer is located in the first opening. In the first opening, the charge accumulation layer is located between the first oxide semiconductor layer and the third conductive layer. The second oxide semiconductor layer is located in the second opening.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p. ex. avec des canaux inclinés les canaux comprenant des parties verticales, p. ex. des canaux en forme de U
• H10B 43/30 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire
• H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
• H10B 51/30 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 30/68 - Transistors IGFET à grille flottante
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]
• H10D 89/00 - Aspects des dispositifs intégrés non couverts par les groupes

Abrégé

The present invention provides a semiconductor device that is easily scaled down. The semiconductor device has a semiconductor layer, a first electrode, a second electrode, a gate insulation layer, and a gate electrode. The semiconductor layer has a tubular portion. The gate electrode has a portion located on the inner side of the tubular portion. The gate insulation layer has a portion located between the semiconductor layer and the gate electrode. The second electrode has a portion located above the first electrode. The semiconductor layer has a portion in contact with the top surface of the second electrode, above the tubular portion. The semiconductor layer also has a portion in contact with the top surface of the first electrode, below the tubular portion. The semiconductor layer further includes a two-dimensional layered material.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 30/68 - Transistors IGFET à grille flottante
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

Provided is a semiconductor device having a small footprint. This semiconductor device includes a first transistor, a second transistor, and a first insulating layer. The first transistor includes a first conductive layer, a first metal oxide layer, a gate insulating layer, and a first gate electrode. The second transistor includes a second conductive layer, a third conductive layer, a second metal oxide layer, a gate insulating layer, and a second gate electrode. The first insulating layer is located above the first conductive layer and the second conductive layer and includes a first opening reaching the first conductive layer. The first insulating layer and the third conductive layer include a second opening reaching the second conductive layer. The first metal oxide layer includes: a first region in contact with the upper surface of the first conductive layer; a second region in contact with a lateral surface of the first insulating layer; and a third region in contact with the upper surface of the first insulating layer. The third region is in contact with the second region. The second metal oxide layer is in contact with the upper surface of the second conductive layer, the lateral surface of the first insulating layer, and a lateral surface of the third conductive layer.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

Provided is a novel semiconductor device. This semiconductor device includes first to third transistors, a first capacitive element, and a second capacitive element. The first to third transistors each have a gate, a first terminal, and a second terminal. The first terminal of the first transistor is electrically connected to a first electrode of the first capacitive element and the gate of the third transistor. The first terminal of the second transistor is electrically connected to the second terminal of the first transistor and a first electrode of the second capacitive element. The gates of the first transistor and the second transistor are electrically connected to each other. The second electrodes of the first capacitive element and the second capacitive element are electrically connected to each other.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• G11C 11/405 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe avec trois portes à transfert de charges, p. ex. transistors MOS, par cellule
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 30/68 - Transistors IGFET à grille flottante
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]

Abrégé

Provided is a positive electrode that maintains high discharge capacity even after undergoing a charge/discharge cycle test. A positive electrode according to the present invention can be used in a lithium ion secondary battery. Said positive electrode comprises positive electrode active material particles, wherein: the positive electrode active material particles contain lithium, cobalt, oxygen, magnesium, fluorine, nickel, aluminum, and titanium; and in a cross-sectional SEM image of the positive electrode, the number of cracks is not more than 0.06 per square micrometer and the total length of cracks is not more than 0.06 μm per square micrometer. Alternatively, when the charge/discharge cycle test is performed 50 times and then the positive electrode is taken out and a cross-sectional SEM image of the positive electrode is obtained, the number of pits in the positive electrode active material particles of the positive electrode is not more than 0.25 per square micrometer.

Classes IPC  ?

• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• H01M 4/36 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs

Abrégé

The present invention provides a method for producing a positive electrode active substance having good cycle characteristics. This method for producing a positive electrode active substance comprises: mixing lithium cobaltate having a median diameter (D50) of 10 µm or less with a first additional element source to form a first mixture; subjecting the first mixture to a first heating to form a first composite oxide; mixing the first composite oxide with a second additional element source to form a second mixture; subjecting the second mixture to second heating to form a second composite oxide; mixing the second composite oxide with a third additional element source to form a third mixture; and subjecting the third mixture to third heating. The first additional element source comprises a magnesium compound and a fluorine compound. The second additional element source comprises an aluminum compound and a nickel compound. The third additional element source comprises a titanium compound. The duration of the second heating and the duration of the third heating are each shorter than the duration of the first heating.

Classes IPC  ?

• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• C01G 51/00 - Composés du cobalt
• H01M 4/36 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs

Abrégé

An aspect of the present invention provides a positive electrode active material with enhanced lithium ion insertion and desorption. Also provided is a positive electrode active material or a composite oxide with a crystal structure resistant to collapse even after repeated charge-discharge cycles. In order to prevent a lithium cobalt oxide surface layer portion from forming a rock salt structure that creates resistance, lithium fluoride is added to the lithium cobalt oxide to create a layered rock salt structure on a portion of the surface. The subsequent addition of magnesium fluoride allows for the presence of a barrier layer with a net structure of Mg-F bonds or Mg-O bonds in the surface layer portion, while still maintaining the layered rock salt structure on the portion of the surface.

Classes IPC  ?

• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• C01G 51/00 - Composés du cobalt

Abrégé

Provided is a semiconductor device with a high operating speed. This semiconductor device includes first and second transistors and a capacitive element. The first transistor has a first oxide semiconductor. The second transistor has a second oxide semiconductor. An insulating body with first to third openings is disposed on top of the first and second transistors, such that the gate of the first transistor is located inside the first opening, the gate of the second transistor is located inside the second opening, and the third opening is located over the source and the drain of the first transistor. A dielectric and a top electrode of the capacitive element are located inside the third opening. In a cross-sectional view in the channel width direction, the height of the first oxide semiconductor is longer than the width of the first oxide semiconductor, and the first and second oxide semiconductors are aligned on the same line. Either the source or the drain of the first transistor is electrically connected with the gate of the second transistor.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 64/60 - Électrodes caractérisées par leurs matériaux
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]

Abrégé

The present invention provides a novel information processing system that excels in convenience, usefulness, or reliability. The information processing system is formed from three components. The first component accepts configuration data and code written using a hardware description language. The second component embodies a semiconductor device on the basis of the code and configuration data, arranges and wires standard cells, and performs verification according to design rules, simulation of operating characteristics, and timing analysis. A design history document is also generated. The third component performs processing using a large language model to classify the design history document and propose approaches for correcting the code and the configuration data.

Classes IPC  ?

• G06F 30/27 - Optimisation, vérification ou simulation de l’objet conçu utilisant l’apprentissage automatique, p. ex. l’intelligence artificielle, les réseaux neuronaux, les machines à support de vecteur [MSV] ou l’apprentissage d’un modèle
• G06F 30/30 - Conception de circuits

Abrégé

Provided is a light-emitting device with good reliability. Provided is a light-emitting device comprising a first electrode, a second electrode, and a light-emitting layer, wherein the light-emitting layer is positioned between the first electrode and the second electrode, the light-emitting layer has a light-emitting layer and an electron injection layer, the electron injection layer contains a metal oxide and a first organic compound, and the first organic compound is an organic compound having a phenanthroline ring with an electron-donating group.

Classes IPC  ?

• H10K 50/17 - Couches d'injection des porteurs de charge
• H10K 50/16 - Couches de transport d'électrons
• H10K 50/165 - Couches de transport d'électrons comprenant des dopants
• H10K 85/60 - Composés organiques à faible poids moléculaire

Abrégé

Provided is a novel display apparatus with superior convenience, utility, or reliability. The present invention uses a display apparatus having a first light-emitting device, a second light-emitting device, a first conductive layer, a first layer, and a second layer. The first light-emitting device comprises a first electrode, a second electrode, and a first unit. The first unit is sandwiched between the first and second electrodes. The first unit includes a luminescent material. The second light-emitting device is adjacent to the first light-emitting device. The second light-emitting device comprises a third electrode, a fourth electrode, and a second unit. The third electrode is adjacent to the first electrode. The third electrode is disposed with a first gap between itself and the first electrode. The second unit is sandwiched between the third and fourth electrodes. The second unit includes a luminescent material. The first conductive layer includes the second electrode and the fourth electrode. The first conductive layer has an area overlapping the first gap. The first layer is sandwiched between the first conductive layer and the first gap. The first layer is in contact with a lateral surface of the first unit and a lateral surface of the second unit. The first layer has insulating properties. The second layer is sandwiched between the first conductive layer and the first layer. The second layer is thicker than the first conductive layer. The second layer has conductive properties.

Classes IPC  ?

• H10K 59/35 - Dispositifs spécialement adaptés à l'émission de lumière multicolore comprenant des sous-pixels rouge-vert-bleu [RVB]
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10K 50/17 - Couches d'injection des porteurs de charge
• H10K 50/824 - Cathodes combinées avec des électrodes auxiliaires
• H10K 59/80 - Détails de structure
• H10K 59/122 - Structures ou couches définissant le pixel, p. ex. bords
• H10K 59/131 - Interconnexions, p. ex. lignes de câblage ou bornes
• H10K 71/60 - Formation de régions ou de couches conductrices, p. ex. d’électrodes
• H10K 85/60 - Composés organiques à faible poids moléculaire

Abrégé

One aspect of the present invention provides a secondary battery that can be used over a wide temperature range and is not easily affected by ambient temperatures. Also provided is a highly safe secondary battery. The secondary battery comprises a positive electrode, a negative electrode, and an electrolyte layer between the positive and negative electrodes. The positive electrode has, on a positive electrode collector, a positive electrode active material, a first lithium-ion conductive polymer, a first lithium salt, and a conductive material. The electrolyte layer has a second lithium-ion conductive polymer and a second lithium salt. Since there is no or very little organic solvent, a secondary battery that is less prone to catch fire can be obtained, and safety is improved.

Classes IPC  ?

• H01M 10/052 - Accumulateurs au lithium
• H01M 4/36 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs
• H01M 4/62 - Emploi de substances spécifiées inactives comme ingrédients pour les masses actives, p. ex. liants, charges
• H01M 4/131 - Électrodes à base d'oxydes ou d'hydroxydes mixtes, ou de mélanges d'oxydes ou d'hydroxydes, p. ex. LiCoOx
• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• H01M 10/0565 - Matériaux polymères, p. ex. du type gel ou du type solide

Abrégé

The present invention provides a transistor that can be reduced in size. This semiconductor device includes a transistor and a first insulation layer. The transistor has a first electroconductive layer, a second electroconductive layer, a third electroconductive layer, a semiconductor layer, and a second insulation layer. The first insulation layer has a first opening that reaches the first electroconductive layer, an upper part of the first insulation layer being narrowed. The second electroconductive layer is disposed above the first insulation layer. The semiconductor layer has a first portion in contact with the upper surface of the first electroconductive layer, a second portion in contact with the upper surface of the second electroconductive layer, and a third portion in contact with the side surface of the first insulation layer inside the first opening. The second insulation layer covers the semiconductor layer inside the first opening. The third electroconductive layer covers the second insulation layer inside the first opening. The third portion overlaps the protruding upper part of the first insulation layer in the first opening. The first portion and the second portion include more impurity elements than the third portion.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• H01L 21/205 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale en utilisant la réduction ou la décomposition d'un composé gazeux donnant un condensat solide, c.-à-d. un dépôt chimique
• H01L 21/316 - Couches inorganiques composées d'oxydes, ou d'oxydes vitreux, ou de verres à base d'oxyde
• H01L 21/318 - Couches inorganiques composées de nitrures
• H10D 30/01 - Fabrication ou traitement
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 71/16 - Dépôt d'une matière active organique en utilisant un dépôt physique en phase vapeur [PVD], p. ex. un dépôt sous vide ou une pulvérisation cathodique

Abrégé

Provided is a light-emitting device having excellent characteristics. The light-emitting device is one of a plurality of light-emitting devices that are formed on the same insulation surface, and comprises a first electrode, a second electrode, and an organic compound layer. The first electrode is independent of an adjacent one of the light-emitting devices. The second electrode is shared with an adjacent one of the light-emitting devices. The organic compound layer is located between the first electrode and the second electrode. The organic compound layer has a light-emitting layer and an electron injection layer. The electron injection layer is located between the light-emitting layer and the second electrode. The light-emitting layer and the electron injection layer are independent of an adjacent one of the light-emitting devices. The outline of the light-emitting layer matches or almost matches the outline of the electron injection layer. The electron injection layer has a mixture layer containing a metal, a first organic compound, and a second organic compound. The first organic compound has a phenanthroline ring having an electron donating group. The second organic compound has a π electron deficient heteroaromatic ring.

Classes IPC  ?

• H10K 50/17 - Couches d'injection des porteurs de charge
• H10K 50/16 - Couches de transport d'électrons
• H10K 50/18 - Couches de blocage des porteurs de charge
• H10K 50/80 - Détails de structure
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 59/35 - Dispositifs spécialement adaptés à l'émission de lumière multicolore comprenant des sous-pixels rouge-vert-bleu [RVB]
• H10K 85/60 - Composés organiques à faible poids moléculaire

Abrégé

The present invention provides a storage apparatus which consumes little power. Memory cells of the storage apparatus are in a staggered arrangement and are provided in regions where orthogonal word lines and bit lines intersect. Adjacent word lines have different heights. Such a configuration makes it possible to reduce the number of memory cells per word line and makes it possible to reduce power consumption when reading data. Furthermore, it is possible to provide, in the same cell array, a pair of bit lines that connect to a sense amplifier, and therefore it is possible to reduce noise.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

The present invention provides a semiconductor device that is easily miniaturized. Provided is a semiconductor device with reduced parasitic capacitance. This semiconductor device has a first insulating layer, a second insulating layer, a first conductive layer, a second conductive layer, a third conductive layer, a semiconductor layer, and a third insulating layer. The first conductive layer is located on top of the second insulating layer and has a first opening that reaches the second insulating layer. The first insulating layer is located on top of the first conductive layer and has a second opening that overlaps the first opening. The second conductive layer is located on top of the first insulating layer. The semiconductor layer has: a portion in contact with the second conductive layer; a portion located inside the second opening, along the lateral surface of the first insulating layer; a portion inside the first opening, in contact with the lateral surface of the first conductive layer; and a portion at the bottom of the first opening, in contact with the top surface of the second insulating layer. The third insulating layer covers the semiconductor layer inside the first opening and inside the second opening. The third conductive layer covers the third insulating layer inside the first opening and inside the second opening.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]

Abrégé

Provided is a novel semiconductor device. This semiconductor device comprises a light-emitting element and a drive transistor having a gate and a back gate, and has: a first function for supplying a first potential to the back gate; a second function for supplying a video signal to the gate of the drive transistor and maintaining a second potential corresponding to the video signal at the back gate of the drive transistor; and a third function for, after execution of the second function, supplying a third potential to the gate of the drive transistor and supplying a current corresponding to the second potential to the light-emitting element.

Classes IPC  ?

• G09G 3/3233 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p. ex. utilisant des diodes électroluminescentes [LED] organiques, p. ex. utilisant des diodes électroluminescentes organiques [OLED] utilisant une matrice active avec un circuit de pixel pour commander le courant à travers l'élément électroluminescent
• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice

Abrégé

The present invention provides an information processing system that uses a language model to assist with correction of a document. The information processing system includes an accepting unit and a processing unit. The accepting unit functions to accept document data. The processing unit is configured to execute the following: processing to divide a document included in the document data into a plurality of first blocks; processing to create a prompt including a target sentence containing one of the plurality of first blocks and an instruction sentence containing an instruction for correcting the sentence; processing to acquire at least one second block by transmitting a prompt to a language model over a network, the second block being a proposed correction to the target sentence included in the prompt; processing to update the document data by replacing one of the plurality of first blocks with one of the at least one second block; processing to determine whether correction is necessary for one or both of the first block and the second block; and processing to evaluate the second block.

Classes IPC  ?

• G06F 40/166 - Édition, p. ex. insertion ou suppression
• G06F 40/216 - Analyse syntaxique utilisant des méthodes statistiques
• G06F 40/253 - Analyse grammaticaleCorrigé du style

Abrégé

The present invention provides a highly reliable semiconductor device. In the semiconductor device, a transistor is provided on a base insulator, and includes an oxide semiconductor that has a fin shape in a cross-sectional view in the channel width direction. An insulator is provided under the oxide semiconductor. The upper end part of the insulator and the lower end part of the oxide semiconductor coincide or substantially coincide with each other. In a cross-sectional view in the channel width direction of the transistor, a first angle formed by the side surface of the insulator and the upper surface of the base insulator is less than 90°. Meanwhile, a second angle formed by the side surface of the oxide semiconductor and the upper surface of the insulator is larger than the first angle, and is 90° or around 90°. A gate insulator is disposed so as to cover the insulator and the oxide semiconductor, and a gate electrode is disposed on the gate insulator. In a cross-sectional view in the channel width direction of the transistor, the bottom surface of the gate electrode is located below the bottom surface of the oxide semiconductor.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

Provided is a manufacturing system for a light-emitting device, with which it is possible to continuously process steps from light-emitting device formation to sealing. In this manufacturing system having an in-line type cluster, a substrate surface is angled (greater than 90 degrees, 135 degrees) relative to the horizontal plane during processing in manufacturing apparatuses such as a vapor deposition apparatus and during movement between the manufacturing apparatuses. During resist coating and exposure processing, the substrate surface is roughly parallel to the horizontal plane.

Classes IPC  ?

• C23C 14/56 - Appareillage spécialement adapté au revêtement en continuDispositifs pour maintenir le vide, p. ex. fermeture étanche
• C23C 16/54 - Appareillage spécialement adapté pour le revêtement en continu
• H10K 50/00 - Dispositifs organiques émetteurs de lumière
• H10K 50/844 - Encapsulations
• H10K 71/12 - Dépôt d'une matière active organique en utilisant un dépôt liquide, p. ex. revêtement par centrifugation
• H10K 71/13 - Dépôt d'une matière active organique en utilisant un dépôt liquide, p. ex. revêtement par centrifugation en utilisant des techniques d'impression, p. ex. l’impression par jet d'encre ou la sérigraphie
• H10K 71/16 - Dépôt d'une matière active organique en utilisant un dépôt physique en phase vapeur [PVD], p. ex. un dépôt sous vide ou une pulvérisation cathodique
• H10K 71/40 - Traitement thermique, p. ex. recuit en présence d'une vapeur de solvant

Abrégé

Provided is a novel semiconductor device. The semiconductor device has: a first conductive layer that functions as the drain of a first transistor; a second conductive layer, above the first conductive layer, that functions as the source of the first transistor; a first semiconductor layer including a channel formation region of the first transistor; a third conductive layer having a shape that conforms to a lateral surface of the first semiconductor layer and including a region that functions as the gate of the first transistor, a region that functions as the drain of a second transistor above the first transistor, and a region in contact with the second conductive layer; a fourth conductive layer, above the third conductive layer, that functions as the source of the second transistor; a second semiconductor layer including a channel formation region of the second transistor; and a fifth conductive layer having a shape that conforms to a lateral surface of the second semiconductor layer and including a region that functions as the gate of the second transistor and a region in contact with the fourth conductive layer, wherein the first and fifth conductive layer function as power lines, and the third conductive layer functions as a signal line.

Classes IPC  ?

• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 89/60 - Dispositifs intégrés comprenant des dispositions pour la protection électrique ou thermique, p. ex. circuits de protection contre les décharges électrostatiques [ESD].

Abrégé

Provided is a highly reliable semiconductor device. The semiconductor device includes an oxide semiconductor layer, first to third electroconductive layers, and first to third insulating layers. The first insulating layer is positioned on the first electroconductive layer. The second electroconductive layer is positioned on the first insulating layer. The first electroconductive layer has a first recess. The first insulating layer and the second electroconductive layer have a first opening at a position overlapping the first recess. The second insulating layer is in contact, in the first opening, with at least the side surface of the first insulating layer. The oxide semiconductor layer is in contact with the upper surface of the second electroconductive layer and the bottom surface and the side surface of the first recess, and is in contact, in the first opening, with the second insulating layer. The third insulating layer is located, in the first opening, on the inner side of the oxide semiconductor layer. The third conductive layer is located, in the first opening, on the inner side of the third insulating layer. The first insulating layer has a barrier property against hydrogen. The second insulating layer has a function of capturing or fixing hydrogen.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
• H10D 64/60 - Électrodes caractérisées par leurs matériaux
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 84/85 - Transistors IGFET complémentaires, p. ex. CMOS
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]
• H10K 50/84 - PassivationConteneursEncapsulations
• H10K 59/121 - Affichages à OLED à matrice active [AMOLED] caractérisés par la géométrie ou la disposition des éléments de pixel
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED
• H10K 85/00 - Matériaux organiques utilisés dans le corps ou les électrodes des dispositifs couverts par la présente sous-classe

Abrégé

Provided is a semiconductor device having a small footprint. This semiconductor device has a first transistor, a second transistor, and a first insulating layer. The first transistor has a first electroconductive layer, a first metal oxide layer, a gate insulating layer, and a first gate electrode. The second transistor has a second electroconductive layer, a third electroconductive layer, a second metal oxide layer, a gate insulating layer, and a second gate electrode. The first insulating layer is positioned on the first electroconductive layer and the second electroconductive layer and has a first opening reaching the first electroconductive layer. The first insulating layer and the third electroconductive layer have a second opening reaching the second electroconductive layer. The first metal oxide layer has a first region in contact with the upper surface of the first electroconductive layer, a second region in contact with the side surface of the first insulating layer, and a third region in contact with the upper surface of the first insulating layer. The third region is in contact with the second region. The second metal oxide layer is in contact with the upper surface of the second electroconductive layer, the side surface of the first insulating layer, and the side surface of the third electroconductive layer.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

One aspect of the present invention provides: a lithium ion secondary battery which is lightweight and has a high capacity per weight; and a method for manufacturing the same. Instead of a metal, a resin material is used for an exterior body of a secondary battery. Sulfur or a sulfur compound is used as a positive electrode active material of the secondary battery. In addition, a solid electrolyte is used instead of an electrolyte in which lithium polysulfide dissolves. By employing the solid electrolyte, safety is enhanced due to the non-flammable nature thereof.

Classes IPC  ?

• H01M 10/0585 - Structure ou fabrication d'accumulateurs ayant uniquement des éléments de structure plats, c.-à-d. des électrodes positives plates, des électrodes négatives plates et des séparateurs plats
• H01M 4/13 - Électrodes pour accumulateurs à électrolyte non aqueux, p. ex. pour accumulateurs au lithiumLeurs procédés de fabrication
• H01M 4/38 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'éléments simples ou d'alliages
• H01M 4/66 - Emploi de matériaux spécifiés
• H01M 10/0562 - Matériaux solides
• H01M 50/14 - Boîtiers primairesFourreaux ou enveloppes pour protéger contre les dommages causés par des facteurs externes
• H01M 50/121 - Matériau organique

Abrégé

Provided is a storage device with a novel configuration. In this invention, a first sense amplifier section, a second sense amplifier section, a word line drive circuit section, a sense amplifier drive circuit section, and a controller section are included. A sense amplifier drive block control signal is a signal for setting a state in which a plurality of sense amplifier drive blocks control first sense amplifier blocks. A word line drive block control signal is a signal for setting a state in which a plurality of word line drive blocks output word signals to memory cells connected to the first sense amplifier blocks. A second sense amplifier control signal is a signal for setting a state in which one second sense amplifier block accesses data read out to the first sense amplifier blocks via a second bit line.

Classes IPC  ?

• G11C 7/08 - Leur commande
• G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
• G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 30/68 - Transistors IGFET à grille flottante

Abrégé

Provided is a drive circuit with reduced power consumption. The drive circuit comprises: a control circuit; a first switch; a second switch; an amplifier; and a storage circuit. An output terminal of the amplifier is electrically connected to a first terminal of the first switch, an input terminal of the amplifier is electrically connected to a first terminal of the second switch, and a second terminal of the first switch is electrically connected to a second terminal of the second switch. The control circuit has a function of calculating a gradation difference between a first image signal input to the control circuit and a second image signal input from the storage circuit. The control circuit also has a function of comparing the gradation difference with a reference value and outputting a comparison result as a first logic signal. In addition, the control circuit has a function of inputting the first logic signal to a control terminal of the first switch, and a function of generating a second logic signal in which the logic of the first logic signal is inverted and inputting the second logic signal to a control terminal of the second switch.

Classes IPC  ?

• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09G 3/3291 - Détails des circuits de commande pour les électrodes de données dans lequel le circuit de commande de données fournit une tension de données variable pour le réglage du courant à travers les éléments électroluminescents, ou de la tension aux bornes de ces éléments
• G09G 3/36 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice en commandant la lumière provenant d'une source indépendante utilisant des cristaux liquides
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
• H10D 84/03 - Fabrication ou traitement caractérisés par l'utilisation de technologies basées sur les matériaux utilisant une technologie du groupe IV, p. ex. technologie au silicium ou au carbure de silicium [SiC]

Abrégé

The present invention provides a highly integrated semiconductor device with high data retention capacity and data readout reliability. This semiconductor device has a transistor with a back gate, a first capacitive element, and a second capacitive element, wherein the first capacitive element has: as one electrode, a conductive layer formed by the same process as a first gate electrode; as a dielectric layer, a first gate insulating layer; and as the other electrode, the source electrode or the drain electrode of the transistor. The second capacitive element has: as one electrode, a conductive layer formed by the same process as a second gate electrode; as a dielectric layer, a second gate insulating layer; and as the other electrode, the source electrode or the drain electrode of the transistor.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]

Abrégé

Provided is a semiconductor device having a high operating speed. The semiconductor device is produced by forming a first coating film and a second coating film on a first insulator, processing the second coating film to form a first layer, processing the second coating film while using the first layer as a mask to form a second layer, performing a heat treatment step to form a second insulator to cover at least a lateral surface of the second layer, forming a first oxide semiconductor to cover the lateral surface of the second layer as well as lateral and top surfaces of the first layer, the first oxide semiconductor covering the lateral surface of the second layer with the second insulator in between, processing the first oxide semiconductor using anisotropic etching to thereby form a second oxide semiconductor in contact with a lateral surface of the second insulator, removing the first layer, removing the second layer, and removing the second insulator, thereby exposing the lateral surface of the second oxide semiconductor that had been covered by the second insulator.

Classes IPC  ?

• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 29/786 - Transistors à couche mince
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]

Abrégé

Provided is a semiconductor device that can be miniaturized or highly integrated. A semiconductor device according to the present invention has a first insulator that is on a substrate, a second insulator that is on the first insulator, an oxide semiconductor that contacts an upper surface of the second insulator, a pair of first conductors that contact an upper surface of the oxide semiconductor and are separated from each other on the oxide semiconductor, and a pair of second conductors that are respectively positioned on the pair of first conductors. The first insulator includes silicon and oxygen. The second insulator provides a barrier against hydrogen. The distance between the pair of second conductors is greater than the distance between the pair of first conductors.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
• H01L 21/3205 - Dépôt de couches non isolantes, p. ex. conductrices ou résistives, sur des couches isolantesPost-traitement de ces couches
• H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
• H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
• H10D 64/60 - Électrodes caractérisées par leurs matériaux
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

The present invention provides a semiconductor device with a small footprint. The semiconductor device has a first and a second transistor and a first insulating layer. The first transistor has a first semiconductor layer, a second insulating layer, and first to third conductive layers. The first insulating layer has a first opening reaching the first conductive layer. The second conductive layer is located on the first insulating layer and has a second opening. The first semiconductor layer has a first region in contact with the upper surface of the first conductive layer and a second region in contact with the side surface of the first insulating layer. The second insulating layer is located on the first semiconductor layer. The third conductive layer has a region overlapping the first semiconductor layer. The second transistor has a second semiconductor layer, a second insulating layer, and a fourth conductive layer. The second semiconductor layer is located between the first insulating layer and the second insulating layer, and has a third region overlapping the fourth conductive layer and a fourth region not overlapping the fourth conductive layer. The first region and the fourth region contain boron or phosphorus.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED

Abrégé

Provided is a semiconductor device that can be miniaturized or highly integrated. The semiconductor device has first to third transistors and first to fifth interconnects. The first to third transistors are superimposed in this order. The first transistor has a first semiconductor layer and a first gate. The second transistor has a second semiconductor layer and second and third gates sandwiching the second semiconductor layer. The third transistor has a third semiconductor layer and fourth and fifth gates sandwiching the third semiconductor layer. The following are connected to one another: the first gate and the first interconnect; one of either the source or the drain of the first transistor and one of either the source or the drain of the second transistor; the other of either the source or the drain of the first transistor and the second interconnect; the other of either the source or the drain of the second transistor and the third interconnect; the second gate and one of either the source or the drain of the third transistor ; the other of either the source or the drain of the third transistor and the fourth interconnect; and the fourth gate and the fifth interconnect.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 30/68 - Transistors IGFET à grille flottante
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]

Abrégé

Provided is a novel positive electrode active material particle. Provided is a positive electrode active material particle that can be used in a lithium ion secondary battery, wherein: when a plurality of the positive electrode active material particles are analyzed using X-ray photoelectron spectroscopy, there is a Mg-F bond derived from a magnesium fluoride starting material; and as regards concentration peaks in a surface layer when the positive electrode active material particle is subjected to STEM-EDX analysis, the peak concentration (atomic%) of fluorine is at least 0.75 times and at most 1.25 times the peak concentration (atomic%) of magnesium, and the peak concentration (atomic%) of titanium is at least 0.5 times and at most 1.5 times the peak concentration (atomic%) of nickel.

Classes IPC  ?

• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• C01G 51/00 - Composés du cobalt
• H01M 4/36 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs
• H01M 4/1315 - Électrodes à base d'oxydes ou d'hydroxydes mixtes, ou de mélanges d'oxydes ou d'hydroxydes, p. ex. LiCoOx contenant des atomes d'halogène, p. ex. LiCoOxFy
• H01M 4/13915 - Procédés de fabrication d'électrodes à base d'oxydes ou d'hydroxydes mixtes, ou de mélanges d'oxydes ou d'hydroxydes, p. ex. LiCoOx contenant des atomes d'halogène, p. ex. LiCoOxFy

Abrégé

When an environmental temperature sensor for a secondary battery senses a high temperature exceeding the maximum temperature of an acceptable range, a problem arises wherein the supply of power from the secondary battery is stopped and an electronic device becomes unusable. It has been problematic that, when the environmental temperature sensor for a secondary battery senses a high temperature, an emergency call cannot be made by the electronic device. In the present invention, a microcontroller unit (MCU, also referred to as microcomputer) for high temperature operation is provided separately from a CPU used during normal operation. When an environmental temperature sensor for a secondary battery senses a high temperature, the CPU used during normal operation is caused to transition to a deep sleep mode, and an electronic device is controlled by the MCU for high temperature operation. It should be noted that, during normal operation of the CPU, the MCU for high temperature operation is in the deep sleep mode.

Classes IPC  ?

• G06F 1/3293 - Économie d’énergie caractérisée par l'action entreprise par transfert vers un processeur plus économe en énergie, p. ex. vers un sous-processeur
• G06F 1/28 - Surveillance, p. ex. détection des pannes d'alimentation par franchissement de seuils
• G06F 1/30 - Moyens pour agir en cas de panne ou d'interruption d'alimentation
• H01M 10/48 - Accumulateurs combinés à des dispositions pour mesurer, tester ou indiquer l'état des éléments, p. ex. le niveau ou la densité de l'électrolyte
• H02J 7/00 - Circuits pour la charge ou la dépolarisation des batteries ou pour alimenter des charges par des batteries

Abrégé

Provided is a semiconductor device which has a novel configuration. This semiconductor device includes a memory cell, a first sense amplifier, a product-sum operation circuit, and a second sense amplifier. The first sense amplifier, the second sense amplifier, and the product-sum operation circuit are provided in a first element layer. The memory cell is provided in a second element layer. The second element layer is provided in a layer above the first element layer. The memory cell is electrically connected to the first sense amplifier and the product-sum operation circuit with a first bit line interposed therebetween. The second sense amplifier is electrically connected to the first sense amplifier and the product-sum operation circuit via a second bit line. The first sense amplifier has a function of outputting first data held in the memory cell to the product-sum operation circuit and the second sense amplifier in accordance with a column selection signal. The product-sum operation circuit has a function of executing a product-sum operation of the first data and the second data supplied from the second sense amplifier over the second bit line in accordance with the column selection signal.

Classes IPC  ?

• G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
• G06F 12/00 - Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
• G11C 7/08 - Leur commande
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/786 - Transistors à couche mince
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

The present invention provides a semiconductor device with a fast operating speed. A first insulator is disposed on a substrate, a second insulator is disposed on the first insulator, an oxide semiconductor is disposed on the first insulator and covers the second insulator, a first conductor and a second conductor are disposed on the oxide semiconductor, a third insulator is disposed on the first and second conductors and has an opening overlapping an area between the first and second conductors, a fourth insulator is disposed in the opening, overlapping the oxide semiconductor, a third conductor is disposed on the fourth insulator in the opening, the sides of the first insulator coincide or substantially coincide with the sides of the oxide semiconductor, the sides of the first conductor, and the sides of second conductor in a plan view, the film thickness of the first insulator is greater than the film thickness of the fourth insulator, and the height of the second insulator is greater than the width of the second insulator in a cross-sectional view in the channel width direction.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

Provided is a semiconductor device with a high operating speed. An oxide semiconductor has a channel formation region of a first transistor and a channel formation region of a second transistor. A first insulator on top of the oxide semiconductor has a region that functions as a gate insulator film of the first transistor. A second insulator on top of the oxide semiconductor has a region that functions as a gate insulator film of the second transistor. A fourth conductor on top of the first insulator has a region that functions as the gate electrode of the first transistor and a plurality of regions that overlap the oxide semiconductor in a top view. A fifth conductor on top of the second insulator has a region that functions as the gate electrode of the second transistor and a plurality of regions that overlap the oxide semiconductor in a top view. The height of the oxide semiconductor is greater than the width of the oxide semiconductor in a top view.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

Provided is a semiconductor device that exhibits a fast operating speed. The semiconductor device includes a transistor, and the transistor includes a plurality of oxide semiconductors having a fin shape in a cross-sectional view in the channel width direction. Below the oxide semiconductor there is disposed an insulator having a shape in plan view that matches or substantially matches the oxide semiconductor. A gate insulator is disposed so as to cover the insulator and the oxide semiconductor, and a gate electrode is disposed on the gate insulator. In a cross-sectional view in the channel width direction of the transistor, the bottom surface of the gate electrode is disposed below the bottom surface of the oxide semiconductor. The insulator under the oxide semiconductor functions to capture or fix hydrogen.

Classes IPC  ?

• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 29/786 - Transistors à couche mince
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]

Abrégé

Provided is a semiconductor device with a high operating speed. The semiconductor device includes a transistor, the transistor having a plurality of oxide semiconductors with a fin-like shape in a cross-sectional view in the channel width direction. A source electrode includes a first conductor and a second conductor on top of the first conductor. A drain electrode includes a third conductor and a fourth conductor on top of the third conductor. The first and third conductors protrude out farther than the second and fourth conductors, respectively. An interlayer dielectric is provided on top of the third and fourth conductors. The interlayer dielectric has an opening that overlaps with the oxide semiconductors. A barrier insulator is provided inside the opening so as to contact side surfaces of the first and second conductors and side surfaces of the third and fourth conductors. A gate insulator is provided on top of the barrier insulator so as to contact the oxide semiconductors, the side surface of the first conductor, and the side surface of the second conductor, and a gate electrode is provided on top of the gate insulator.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe

Abrégé

The present invention provides a semiconductor device with reduced power consumption. The semiconductor device has a first circuit that generates a first potential and a second circuit that includes a first transistor and a second transistor, each of which is a vertical transistor, wherein after the first potential is supplied to the back gate of the first transistor via the source and drain of the second transistor, the back gate of the first transistor is put into a floating state by turning off the second transistor.

Classes IPC  ?

• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10D 30/67 - Transistors à couche mince [TFT]
• H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
• H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement

Abrégé

Provided is a novel display device that has excellent convenience, utility, and reliability. The display device includes a first light-emitting device, a second light-emitting device, a first conductive layer, a first insulating layer, a second insulating layer, and a second conductive layer. The first light-emitting device comprises a first electrode, a second electrode, and a first unit. The first unit is sandwiched between the first electrode and the second electrode and includes a light-emitting material. The second light-emitting device includes a third electrode, a fourth electrode, and a second unit. The third electrode is adjacent to the first electrode. The third electrode is disposed so as to sandwich a first gap with the first electrode. The second unit is sandwiched between the third electrode and the fourth electrode and includes a light-emitting material. The first conductive layer includes the second electrode and the fourth electrode. The first conductive layer comprises a region overlapping the first gap. The first insulating layer is in contact with a side surface of the first unit and a side surface of the second unit. The first insulating layer comprises a region overlapping an outer peripheral portion of the first electrode. A first opening surrounded by the region is provided, and the first opening has a convex shape in a top view. The second insulating layer comprises a flat portion, the flat portion overlaps the first opening, and the flat portion is disposed below the first electrode. The second conductive layer sandwiches the flat portion with the first electrode and includes a connection part that electrically connects the second conductive layer and the first electrode at a position overlapping the region.

Classes IPC  ?

• H10K 59/122 - Structures ou couches définissant le pixel, p. ex. bords
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10K 50/814 - Anodes combinées à des électrodes auxiliaires, p. ex. une couche d'ITO combinée à des lignes métalliques
• H10K 50/824 - Cathodes combinées avec des électrodes auxiliaires
• H10K 59/35 - Dispositifs spécialement adaptés à l'émission de lumière multicolore comprenant des sous-pixels rouge-vert-bleu [RVB]
• H10K 59/95 - Ensembles de plusieurs dispositifs comprenant au moins un élément organique émetteur de lumière dans lesquels tous les éléments émetteurs de lumière sont organiques, p. ex. ensembles d'affichages à OLED
• H10K 59/121 - Affichages à OLED à matrice active [AMOLED] caractérisés par la géométrie ou la disposition des éléments de pixel
• H10K 59/131 - Interconnexions, p. ex. lignes de câblage ou bornes

Abrégé

Provided is a novel semiconductor device. The present invention comprises a first transistor, a second transistor, and a third transistor, either the source or the drain of the first transistor being electrically connected to the gate of the second transistor, either the source or the drain of the second transistor being electrically connected to the gate of the third transistor, the gate of the first transistor being electrically connected to a first wiring to which a constant potential is applied, and the other of the source and the drain of the first transistor being electrically connected to a second wiring.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• G11C 11/405 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe avec trois portes à transfert de charges, p. ex. transistors MOS, par cellule
• H01L 29/786 - Transistors à couche mince
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

The present invention provides a light-emitting device having good reliability. The present invention also provides a display apparatus having good reliability and high definition. Provided are: a light-emitting device which has a pixel electrode, a common electrode, and an organic compound layer positioned between the pixel electrode and the common electrode, and in which the organic compound layer has a hole transport layer, a light-emitting layer, and an electron transport layer, the hole transport layer contains an organic compound represented by the following structural formula (h100), and the electron transport layer contains an organic compound represented by the following structural formula (e100); and a display apparatus that has a plurality of said light-emitting devices in a display unit.

Classes IPC  ?

• H10K 50/16 - Couches de transport d'électrons
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10K 30/30 - Dispositifs organiques sensibles au rayonnement infrarouge, à la lumière, au rayonnement électromagnétique de plus courte longueur d'onde ou au rayonnement corpusculaire comprenant des hétérojonctions de masse, p. ex. des réseaux interpénétrés de domaines de matériaux donneurs et accepteurs
• H10K 30/60 - Dispositifs organiques sensibles au rayonnement infrarouge, à la lumière, au rayonnement électromagnétique de plus courte longueur d'onde ou au rayonnement corpusculaire dans lesquels le rayonnement commande le flux de courant à travers les dispositifs, p. ex. photorésistances
• H10K 50/15 - Couches de transport de trous
• H10K 50/19 - OLED en tandem
• H10K 59/10 - Affichages à OLED
• H10K 65/00 - Dispositifs intégrés, ou ensembles de plusieurs dispositifs, comprenant au moins un élément organique émetteur de lumière et au moins un composant organique sensible aux rayonnements, p. ex. des optocoupleurs organiques
• H10K 85/60 - Composés organiques à faible poids moléculaire

Abrégé

Provided is a semiconductor device having a novel configuration. The present invention is provided with a first transistor, a capacitor, and a second transistor. The first transistor has a silicon layer having a channel formation region. The capacitor has a first electrode and a second electrode. The second transistor has an oxide semiconductor layer having a channel formation region. The first electrode is electrically connected to a first gate electrode of the first transistor. The second electrode is electrically connected to the source electrode or the drain electrode of the second transistor. The first electrode is provided along a side surface and the bottom section of a first opening section provided in a first insulating layer on the first gate electrode. The oxide semiconductor layer is provided along a side surface and the bottom section of a second opening section provided in a second insulating layer on the second electrode. In a plan view, the first gate electrode, the first electrode, the second electrode, and the oxide semiconductor layer have overlapping regions.

Classes IPC  ?

• H10D 30/67 - Transistors à couche mince [TFT]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10D 86/40 - Dispositifs intégrés formés dans ou sur des substrats isolants ou conducteurs, p. ex. formés dans des substrats de silicium sur isolant [SOI] ou sur des substrats en acier inoxydable ou en verre caractérisés par de multiples transistors en couches minces [TFT]

Abrégé

Space probes used on planets other than Earth and on asteroids need to withstand severe environmental conditions. One aspect of the present invention provides a space probe to which is mounted a secondary battery that can be used over a wide temperature range and is hardly affected by environmental temperatures. In addition, the present invention provides a secondary battery that is suitable for the space probe and is very safe. According to the present invention, an electrolyte is put in a container such as a bag and is sealed. The electrolyte is kept sealed in an airtight manner in the bag from Earth to a target planet, and is subjected to an impact at the time of landing on the target planet and after a while, the secondary battery is supplied with the electrolyte and functions as a secondary battery. A battery reaction does not occur until a portion of the bag of the electrolyte is broken by the impact.

Classes IPC  ?

• H01M 10/04 - Structure ou fabrication en général
• H01M 4/66 - Emploi de matériaux spécifiés
• H01M 10/0566 - Matériaux liquides
• H01M 10/058 - Structure ou fabrication

Abrégé

The present invention provides a highly integrated semiconductor device with minute transistors. The semiconductor device has two vertical transistors and an insulating layer. The insulating layer is provided with a line-shaped aperture formed by an exposure device, and the two vertical transistors are provided opposite each other, with the opposing sidewalls of the aperture oriented in the channel length direction. The two vertical transistors share one of either the source electrode or the drain electrode, above which the gate electrode and the other of either the source electrode or the drain electrode of each transistor are superimposed in different areas. Gate insulating layers of the two transistors are each provided in contact with the sidewalls of the aperture. A semiconductor layer is provided along the sidewalls and bottom of the aperture, with the gate insulating layers interposed. The semiconductor layer is shared by the two vertical transistors.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09F 9/33 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels à semi-conducteurs, p. ex. à diodes
• G09F 9/35 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels à cristaux liquides

Abrégé

Provided is a semiconductor device that can be miniaturized or highly integrated. This semiconductor device is provided with a memory cell having first to third vertical transistors. The first to third vertical transistors are provided stacked from the bottom in the given order. The first vertical transistor has a gate electrode between a lower electrode and an upper electrode, and the gate electrode surrounds a semiconductor layer. An insulating layer is embedded inside the semiconductor layer, and an upper surface of the insulating layer is positioned above an upper surface of the semiconductor layer in a region overlapping the upper electrode. The second and third vertical transistors have a gate electrode further inward than the semiconductor layer. A lower electrode of the second vertical transistor is positioned on the insulating layer and is in contact with the semiconductor layer of the first vertical transistor. The conductive layer used for the gate electrode of the second vertical transistor and the conductive layer used for a lower electrode of the third vertical transistor are the same.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/786 - Transistors à couche mince
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

The present invention provides an information processing system that can prevent the leakage of confidential information. The information processing system includes an accepting unit and a processing unit. The accepting unit has a function of accepting first text data and at least one first string. The processing unit is configured to execute: processing to convert the at least one first string to a second string associated with the first string in a 1:1 manner, thereby converting the first text data to second text data containing at least one second string; processing to transmit the second text data to a language model over a network, thereby acquiring third text data containing at least one second string; and processing to convert the at least one second string to the first string associated with the second string in a 1:1 manner, thereby converting the third text data to fourth text data. The second string contains a symbol.

Classes IPC  ?

• G06F 40/157 - Transformation utilisant des dictionnaires ou des tableaux
• G06F 40/56 - Génération de langage naturel

Abrégé

Provided is a semiconductor device having a high operation speed. The present invention has an oxide semiconductor, first and second insulators, and first to third conductors. The oxide semiconductor is disposed on a substrate. The first conductor and the second conductor are disposed on the oxide semiconductor. The first insulator is disposed on the first conductor and the second conductor and has an opening that overlaps a region between the first conductor and the second conductor. The second insulator is disposed within the opening so as to overlap the oxide semiconductor. The third conductor is disposed on the second insulator within the opening. The height of the oxide semiconductor is greater than the width of the oxide semiconductor in a cross-sectional view in the channel width direction. In top view, there are two or more regions in which the oxide semiconductor and the third conductor overlap.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

The present invention provides a memory circuit with reduced circuit area. The memory circuit has first through third layers, the first layer having a first transistor and a second transistor, the second layer having a third transistor and a fourth transistor, and the third layer having a fifth transistor and a sixth transistor. The first transistor, the third transistor, and the fifth transistor overlap each other, and the second transistor, the fourth transistor, and the sixth transistor overlap each other. A first terminal of the fifth transistor is electrically connected to the gate of the third transistor, a first terminal of the fourth transistor, and a first terminal of the first transistor, and a first terminal of the sixth transistor is electrically connected to the gate of the fourth transistor, a first terminal of the third transistor, and a first terminal of the second transistor.

Classes IPC  ?

• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/786 - Transistors à couche mince

Abrégé

Provided is an imaging device that makes it possible to acquire a high-definition image. An imaging device according to the present invention includes first to third transistors and a capacitor in a pixel circuit, and the first to third transistors are vertical transistors having channel formation regions provided following a side surface of an opening provided in an insulator, which makes it possible to reduce the occupied area. Furthermore, the first transistor and the third transistor have a region in which the first transistor and the third transistor overlap each other, and the second transistor has a region in which the second transistor and the capacitor overlap each other. Therefore, the layout area for the transistors and the capacitor can be reduced, which makes it possible to increase the pixel density.

Classes IPC  ?

• H01L 27/146 - Structures de capteurs d'images
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 29/786 - Transistors à couche mince
• H04N 25/70 - Architectures de capteurs SSISCircuits associés à ces dernières
• H04N 25/79 - Agencements de circuits répartis entre des substrats, des puces ou des cartes de circuits différents ou multiples, p. ex. des capteurs d'images empilés
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

Provided is an information processing device with reduced power consumption. This information processing device has first to third layers. The first layer has a processor, the second layer has a first memory cell, and the third layer has a second memory cell. The first memory cell is composed of a first transistor and a second transistor. The second transistor has a gate connected to the source or drain of the first transistor. The second memory cell is composed of a third transistor, a fourth transistor, and a capacitor. The fourth transistor has a gate connected to the source or drain of the third transistor and one electrode of the capacitor. The first to fourth transistors are vertical transistors, in which the source and the drain are positioned at different heights and which each have an oxide semiconductor for a channel The second layer is located between the first layer and the third layer.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 29/786 - Transistors à couche mince
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire

Abrégé

The present invention provides an electronic device with good display visibility. The electronic device has a reflective liquid crystal display device for displaying information, wherein the reflective liquid crystal display device can be supplied with a portion of ambient light that is taken into the electronic device, and use said ambient light as a light source for display light. Therefore, the display visibility can be enhanced even in strong ambient light. Moreover, because ambient light is used for display, power consumption can be reduced compared to transmissive liquid crystal display devices, which use an always-on light source, and self-luminous OLED display devices.

Classes IPC  ?

• G02B 27/02 - Appareils pour regarder ou pour lire
• G02F 1/1335 - Association structurelle de cellules avec des dispositifs optiques, p. ex. des polariseurs ou des réflecteurs
• G02F 1/13363 - Éléments à biréfringence, p. ex. pour la compensation optique

Abrégé

In the present invention, provided is a transistor that has favorable electrical characteristics. Provided is a transistor that has high on-current. Provided is a transistor that has low parasitic capacitance. Provided is a transistor, a semiconductor device, or a storage device that allows for extremely small size or high integration. This oxide semiconductor layer comprises indium, zinc, and an element M. The element M is at least one of gallium, tin, and yttrium. The oxide semiconductor layer comprises a first region, a second region over the first region, and a third region over the second region. The first region is located at 0–3 nm in a direction roughly perpendicular from a shaped surface of the oxide semiconductor layer. In cross-sectional examination of the oxide semiconductor layer using a transmission electron microscope, bright spots lined up in strata in a direction parallel to the shaped surface are confirmed in each of the first region, the second region, and the third region. The concentration of aluminum in the oxide semiconductor layer as determined by STEM-EDX is 3 atomic% or less.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/203 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale en utilisant un dépôt physique, p. ex. dépôt sous vide, pulvérisation
• H01L 21/205 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale en utilisant la réduction ou la décomposition d'un composé gazeux donnant un condensat solide, c.-à-d. un dépôt chimique
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
• H10K 59/131 - Interconnexions, p. ex. lignes de câblage ou bornes
• H10K 71/60 - Formation de régions ou de couches conductrices, p. ex. d’électrodes

Abrégé

Provided is a semiconductor device which is driven at a high speed. This semiconductor device is provided with a transistor having first to fourth metal oxide layers. The second metal oxide layer is provided on the first metal oxide layer. The third and fourth metal oxide layers both have a region in contact with a side surface of the first and second metal oxide layers. The third metal oxide layer and the fourth metal oxide layer face each other across the first and second metal oxide layers. A gate electrode of the transistor has a region located between the first metal oxide layer and the second metal oxide layer, and is provided so as to surround the upper surface, lower surface, and side surfaces of the second metal oxide layer across a gate insulating layer in a predetermined cross-sectional view. A source electrode and a drain electrode of the transistor each have a region in contact with a side surface of the third and fourth metal oxide layers on the side opposite to the second metal oxide layer.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED

Abrégé

The present invention provides a transistor with good electrical characteristics, a transistor with a large on-current, and a transistor with low parasitic capacitance. Provided is a miniaturized transistor, a semiconductor device that can be highly integrated, a memory device, or a display device. This semiconductor device has a transistor, a first insulating layer, a second insulating layer on the first insulating layer, and a third insulating layer on the second insulating layer. The transistor has a first semiconductor layer, a second semiconductor layer and a first conducting layer between the first insulating layer and the second insulating layer, a second conducting layer and a third semiconductor layer between the second insulating layer and the third insulating layer, a gate insulating layer, and a gate electrode. An opening that reaches the first insulating layer is provided in the first conducting layer, second conducting layer, second semiconductor layer, third semiconductor layer, second insulating layer, and third insulating layer. The first semiconductor layer contacts a sidewall of the opening. The gate electrode has a portion located on the third insulating layer. The gate insulating layer is sandwiched between the first semiconductor layer and the gate electrode inside the opening.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe

Abrégé

Provided is a semiconductor device having a narrow occupation area. The semiconductor device has a vertical transistor, a TGSA transistor, a first insulating layer, and a second insulating layer. Each of both of both the transistors has two gate electrodes (a gate electrode and a back gate electrode) provided such as to sandwich a semiconductor layer. The first insulating layer is positioned between one of a source electrode and a drain electrode and the back gate electrode of the vertical transistor and the second insulating layer is positioned between the back gate electrode and the other one of the source electrode and the drain electrode of the vertical transistor. A back gate insulating layer, the semiconductor layer, a gate insulating layer, and the gate electrode of the vertical transistor are provided, in the stated order, along an opening-portion sidewall provided to the first insulating layer, the back gate electrode, the second insulating layer, and the other one of the source electrode and the drain electrode. The TGSA transistor is provided on the second insulating layer. Back gate insulating layers of both of the transistors have a function of supplying oxygen to the semiconductor layers.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
• H01L 29/49 - Electrodes du type métal-isolant-semi-conducteur
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED

Abrégé

Provided is a semiconductor device with a small occupancy area. This semiconductor device has first and second transistors and an insulating layer. The first transistor has first and second conductive layers and a first semiconductor layer. The second transistor has third and fourth conductive layers and a second semiconductor layer. The insulating layer has a first opening reaching the first conductive layer and a second opening reaching the third conductive layer. The second conductive layer has a third opening overlapping the first opening, and the fourth conductive layer has a fourth opening overlapping the second opening. The first semiconductor layer has a first region in contact with an upper surface of the first conductive layer and a second region in contact with a side surface of the insulating layer, and the second semiconductor layer has a third region in contact with an upper surface of the third conductive layer and a fourth region in contact with a side surface of the insulating layer. The first region has a first element and the first element is boron or phosphorus. The first region has a portion having a higher concentration of the first element than the second region and the third region.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED

Abrégé

Provided is a manufacturing apparatus capable of forming an oxide semiconductor layer. The apparatus comprises first to third film formation chambers, a first treatment chamber, and a transfer chamber, wherein the first film formation chamber and the third film formation chamber have a function of performing film formation by an ALD method and have a means for supplying a precursor containing indium, the second film formation chamber has a function of performing film formation by a sputtering method and has a means for attaching a sputtering target containing indium, the first treatment chamber has a function of performing heat treatment, and the first to third film formation chambers and the first treatment chamber are connected through the transfer chamber.

Classes IPC  ?

• H01L 21/205 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale en utilisant la réduction ou la décomposition d'un composé gazeux donnant un condensat solide, c.-à-d. un dépôt chimique
• C23C 14/08 - Oxydes
• C23C 14/34 - Pulvérisation cathodique
• C23C 16/40 - Oxydes
• C23C 16/455 - Revêtement chimique par décomposition de composés gazeux, ne laissant pas de produits de réaction du matériau de la surface dans le revêtement, c.-à-d. procédés de dépôt chimique en phase vapeur [CVD] caractérisé par le procédé de revêtement caractérisé par le procédé utilisé pour introduire des gaz dans la chambre de réaction ou pour modifier les écoulements de gaz dans la chambre de réaction
• H01L 21/203 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale en utilisant un dépôt physique, p. ex. dépôt sous vide, pulvérisation
• H01L 21/265 - Bombardement par des radiations ondulatoires ou corpusculaires par des radiations d'énergie élevée produisant une implantation d'ions
• H01L 21/477 - Traitement thermique pour modifier les propriétés des corps semi-conducteurs, p. ex. recuit, frittage

Abrégé

Provided is a novel semiconductor device. Provided is a semiconductor device comprising a first transistor, a second transistor, and a third transistor. The first transistor includes a first gate, a second gate opposing the first gate across a channel formation region of the first transistor, a first source, and a first drain. The second transistor includes a third gate, a second source, and a second drain. The third transistor includes a fourth gate, a third source, and a third drain. One of the first source and the first drain is electrically connected to one of the second source and the second drain, and the other one of the first source and the first drain is electrically connected to one of the third source and the third drain. The first gate is electrically connected to the third gate and the second gate is electrically connected to the other one of the first source and the first drain.

Classes IPC  ?

• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• H01L 29/786 - Transistors à couche mince
• H03K 19/094 - Circuits logiques, c.-à-d. ayant au moins deux entrées agissant sur une sortieCircuits d'inversion utilisant des éléments spécifiés utilisant des dispositifs à semi-conducteurs utilisant des transistors à effet de champ
• H03K 19/0175 - Dispositions pour le couplageDispositions pour l'interface
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED
• H10K 59/131 - Interconnexions, p. ex. lignes de câblage ou bornes

Abrégé

The present invention improves productivity of a secondary battery and a positive electrode active material. In this method for producing a secondary battery which has a positive electrode and a negative electrode and in which the positive electrode has a positive electrode active material, the positive electrode active material is formed through: a step for performing a drying treatment on a precipitate, which is obtained by reacting a cobalt source with an alkaline aqueous solution, to form a hydroxide; a step for mixing the hydroxide, a lithium compound, a magnesium source, and a fluorine source and performing the drying treatment thereon to form lithium cobalt oxide having fluorine and magnesium; and a step for performing a heat treatment on the lithium cobalt oxide having fluorine and magnesium. The drying treatment is performed in an atmosphere in which the pressure is reduced to not less than -0.1 MPa but less than -0.08 MPa, and the heat treatment is performed at 600-1100°C.

Classes IPC  ?

• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• B63G 8/08 - Propulsion
• C01G 51/00 - Composés du cobalt

Abrégé

The present invention provides a processing device with reduced power consumption. This processing device includes first and second line memories, a frame memory, and a processing circuit. The first line memory acquires a first line of data out of first image data and holds the first line of data. The frame memory holds second image data. The second line memory acquires a second line of data out of second image data read from the frame memory, and holds the second line of data. The processing circuit compares the first line of data read from the first line memory with the second line of data read from the second line memory, and transmits the comparison result to the first line memory. The first line memory acquires the comparison result from the processing circuit, and transmits the first line of data to the second line memory when the comparison result is that the first and second lines do not match. The second line memory writes the first line of data over the held second line of data.

Classes IPC  ?

• G09G 3/3233 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p. ex. utilisant des diodes électroluminescentes [LED] organiques, p. ex. utilisant des diodes électroluminescentes organiques [OLED] utilisant une matrice active avec un circuit de pixel pour commander le courant à travers l'élément électroluminescent
• G06F 12/00 - Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
• G09F 9/00 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
• G09G 3/3225 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p. ex. utilisant des diodes électroluminescentes [LED] organiques, p. ex. utilisant des diodes électroluminescentes organiques [OLED] utilisant une matrice active
• G09G 3/3266 - Détails des circuits de commande pour les électrodes de balayage
• G09G 3/3275 - Détails des circuits de commande pour les électrodes de données
• H04N 5/66 - Transformation de l'information électrique en information lumineuse
• H05B 33/14 - Sources lumineuses avec des éléments radiants ayant essentiellement deux dimensions caractérisées par la composition chimique ou physique ou la disposition du matériau électroluminescent
• H10K 50/00 - Dispositifs organiques émetteurs de lumière
• H10K 59/00 - Dispositifs intégrés, ou ensembles de plusieurs dispositifs, comprenant au moins un élément organique émetteur de lumière couvert par le groupe
• H10K 59/10 - Affichages à OLED
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

Provided is a transistor having favorable electrical properties, having a large on-state current, and having a small parasitic capacitance. Provided is a miniaturized transistor, a semiconductor device which can be highly integrated, and a storage device. The semiconductor device has a first conductive layer, a second conductive layer, a semiconductor layer, a gate insulating layer, a transistor including a gate electrode, a first insulating layer on the first conductive layer, and a second insulating layer on the first insulating layer. The second conductive layer is located between the second insulating layer and the first insulating layer, the first insulating layer and the second conductive layer have a first opening reaching the first conductive layer, and the second insulating layer has a second opening overlapping the first opening. The semiconductor layer has a region which contacts the upper surface of the second conductive layer and is located between the second conductive layer and the second insulating layer, and also has a region which contacts lateral surfaces of the first opening and the second opening. The gate electrode is provided inside the first opening, and the height of the upper surface of the semiconductor layer is lower than the height of the upper surface of the gate electrode.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G09F 9/00 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe

Abrégé

Provided is a semiconductor device having a narrow occupation area. The semiconductor device comprises a transistor, a first insulating layer, and a first conductive layer. The transistor has a metal oxide layer, a gate insulating layer, and a gate electrode. The first insulating layer has a first opening portion reaching the first conductive layer. The metal oxide layer has a first region in contact with an upper surface of the first conductive layer, a second region in contact with a side surface of the first insulating layer, and a third region in contact with an upper surface of the first insulating layer. The metal oxide layer has a region in contact with an end portion of the upper surface of the first insulating layer in the first opening portion. The gate electrode has a region that overlaps with the metal oxide layer via the gate insulating layer in the first opening portion. Each of the first region and the third region has a first element. The first element is boron or phosphorus. The first region has a portion higher in concentration of the first element than the second region and the third region has a portion higher in concentration of the first element than the second region.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10K 50/00 - Dispositifs organiques émetteurs de lumière
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

Provided is a novel video display system which exhibits excellent convenience, usefulness or reliability. This video display system has an information terminal and an optical device. The information terminal is provided with a display device, the display device is provided with a display area, the diagonal length of the display area is 5-15 inches, inclusive, and the display area includes pixels at a density of 1,000-3,000 ppi, inclusive. The optical device includes a bandpass filter, the bandpass filter includes a transmission spectrum, the transmission spectrum includes a first wavelength band having a transmittance of 0.2 or less and a second wavelength band having a transmittance of 0.2 or less in the range of 320-780 nm, inclusive. The transmission spectrum further includes a wavelength band having a transmittance of at least 0.8 and less than 1.0 between 400 nm and the first wavelength band, and a wavelength band having a transmittance of at least 0.8 and less than 1.0 between the first wavelength band and the second wavelength band. The transmission spectrum also includes a wavelength band having a transmittance of at least 0.8 and less than 1.0 between the second wavelength band and a wavelength of 700 nm. The first wavelength band is 480-500 nm, inclusive, and the second wavelength band is 550-600 nm, inclusive.

Classes IPC  ?

• G09F 9/00 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels
• H04N 5/66 - Transformation de l'information électrique en information lumineuse

Abrégé

Provided are a storage device that allows for high integration and a semiconductor device that includes the storage device. A semiconductor device according to the present invention comprises a capacitive element, a first transistor, and a second transistor. The capacitive element has a first conductive layer, a second conductive layer which is on the first conductive layer, and a first insulating layer which has a region positioned between the first conductive layer and the second conductive layer. Provided on the first insulating layer is a third conductive layer which functions as one of a source electrode and a drain electrode of the first transistor. The third conductive layer contains the same material as the second conductive layer. A fourth conductive layer, which functions as the other one of the source electrode and the drain electrode of the first transistor, is positioned above the third conductive layer. A fifth conductive layer, which functions as a gate electrode of the first transistor, has a region in contact with the second conductive layer. The third conductive layer has a region which functions as a source electrode or a drain electrode of the second transistor.

Classes IPC  ?

• H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/786 - Transistors à couche mince
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur

Abrégé

Provided is a highly reliable semiconductor device. Also provided is a manufacturing device that is used for producing said semiconductor device. A manufacturing device in which a forming chamber having a function of forming a film by thermal ALD and a film forming chamber having a function of forming a film by plasma ALD are connected through a transfer chamber is used, whereby film formation by thermal ALD and film formation by plasma ALD are continuously performed without exposure to the atmosphere. Thus, for example, a plurality of layers constituting a gate insulating layer to be provided on an oxide semiconductor layer are continuously formed without being exposed to the atmosphere.

Classes IPC  ?

• H01L 21/31 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour former des couches isolantes en surface, p. ex. pour masquer ou en utilisant des techniques photolithographiquesPost-traitement de ces couchesEmploi de matériaux spécifiés pour ces couches
• H01L 21/316 - Couches inorganiques composées d'oxydes, ou d'oxydes vitreux, ou de verres à base d'oxyde
• H01L 21/318 - Couches inorganiques composées de nitrures
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/365 - Dépôt de matériaux semi-conducteurs sur un substrat, p. ex. croissance épitaxiale en utilisant la réduction ou la décomposition d'un composé gazeux donnant un condensat solide, c.-à-d. un dépôt chimique
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/786 - Transistors à couche mince
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire

Abrégé

Provided is an electronic apparatus having a novel configuration. The present invention includes a display device on which an image based on image data is displayed, a head-mounted housing having the display device, and a data processing device for performing data processing on the image data. The image displays a first object and a second object. The image data of a first region in which the first object is displayed is subjected to a first blur process by the data processing device. The image data of a second region in which the second object is displayed is subjected to a second blur process by the data processing device. The data processing device performs data processing on image data in which the intensity of the first blur process is changed so as to increase and the intensity of second blur process is changed so as to decrease.

Classes IPC  ?

• G06F 3/0481 - Techniques d’interaction fondées sur les interfaces utilisateur graphiques [GUI] fondées sur des propriétés spécifiques de l’objet d’interaction affiché ou sur un environnement basé sur les métaphores, p. ex. interaction avec des éléments du bureau telles les fenêtres ou les icônes, ou avec l’aide d’un curseur changeant de comportement ou d’aspect
• G02B 27/02 - Appareils pour regarder ou pour lire
• G06F 3/01 - Dispositions d'entrée ou dispositions d'entrée et de sortie combinées pour l'interaction entre l'utilisateur et le calculateur
• G06F 3/0346 - Dispositifs de pointage déplacés ou positionnés par l'utilisateurLeurs accessoires avec détection de l’orientation ou du mouvement libre du dispositif dans un espace en trois dimensions [3D], p. ex. souris 3D, dispositifs de pointage à six degrés de liberté [6-DOF] utilisant des capteurs gyroscopiques, accéléromètres ou d’inclinaison
• G06T 19/00 - Transformation de modèles ou d'images tridimensionnels [3D] pour infographie
• G06V 40/16 - Visages humains, p. ex. parties du visage, croquis ou expressions
• G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
• H04N 5/64 - Détails de structure des récepteurs, p. ex. ébénisterie ou housses
• H04N 5/66 - Transformation de l'information électrique en information lumineuse

Abrégé

Provided is a system for designing an organic compound. The present invention is a system for designing an organic compound, comprising a step for generating an organic compound group using a random number sequence, a step for calculating a physical property value of a first organic compound included in the organic compound group by scientific calculation, a step for training a correlation between the molecular structure and the physical property value of the first organic compound through use of a physical property prediction neural network, and a step for generating a second organic compound by a genetic algorithm using the first organic compound.

Classes IPC  ?

• G16C 20/50 - Conception moléculaire, p. ex. de médicaments
• G16C 20/70 - Apprentissage automatique, exploration de données ou chimiométrie
• G06N 3/02 - Réseaux neuronaux
• G06N 3/126 - Algorithmes évolutionnaires, p. ex. algorithmes génétiques ou programmation génétique

Abrégé

Provided is a storage circuit comprising: a volatile memory which performs writing and reading quickly; and a non-volatile memory which is capable of backing up data. The storage circuit has a first layer and a second layer that is positioned above the first layer. The first layer has a semiconductor substrate that has silicon and a first circuit and a second circuit that are formed on the semiconductor substrate. Furthermore, the second layer has a first ferroelectric capacitor and a second ferroelectric capacitor. Furthermore, the first ferroelectric capacitor and the second ferroelectric capacitor each have a dielectric. The first circuit functions as a flip-flop circuit which holds first digital data, and the second circuit functions to write the first digital data to be paired with each of the first ferroelectric capacitor and the second ferroelectric capacitor. The dielectric has an oxide that contains hafnium and zirconium.

Classes IPC  ?

• H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p. ex. avec des cellules à des niveaux différents de hauteur
• G11C 14/00 - Mémoires numériques caractérisées par des dispositions de cellules ayant des propriétés de mémoire volatile et non volatile pour sauvegarder l'information en cas de défaillance de l'alimentation
• H03K 3/037 - Circuits bistables
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]

Abrégé

Provided is a semiconductor device having a novel configuration. The semiconductor device includes a first arithmetic operation block in which a first arithmetic operation core and a first memory are provided such as to overlap each other and a second arithmetic operation block in which a second arithmetic operation core and a second memory are provided such as to overlap each other. Each of the first memory and the second memory includes a transistor having an oxide semiconductor in a channel formation region. The first arithmetic operation core has a function of performing an arithmetic operation using first data held in the first memory. The second arithmetic operation core has a function of performing an arithmetic operation using second data held in the second memory. A read bit line which is used to read the first data and is electrically connected to the first memory is electrically connected to a first sense amplifier circuit provided in the first arithmetic operation block. A write bit line which is used to write the second data and is electrically connected to the second memory is electrically connected to the first sense amplifier circuit.

Classes IPC  ?

• G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
• G06F 12/00 - Accès à, adressage ou affectation dans des systèmes ou des architectures de mémoires
• G06F 12/06 - Adressage d'un bloc physique de transfert, p. ex. par adresse de base, adressage de modules, extension de l'espace d'adresse, spécialisation de mémoire
• G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/786 - Transistors à couche mince
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

Provided is an information processing device using a dialog model which is easy for a user to use. The information processing device includes a reception unit, a processing unit, and an output unit. The reception unit receives first data from a computer via a first network. The processing unit is configured to execute: a process for acquiring, by using the first data, first text data corresponding to an instruction sentence, and second text data corresponding to at least another partial sentence; a process for acquiring, by inputting the first text data to a natural language processing model, third text data corresponding to a correction sentence of the instruction sentence; and a process for acquiring, by inputting the second text data and the third text data to the dialog model via a second network, fourth text data corresponding to a response sentence. The output unit outputs, to the computer via the first network, second data based on the fourth text data.

Classes IPC  ?

• G06F 40/56 - Génération de langage naturel
• G06F 40/44 - Méthodes statistiques, p. ex. modèles probabilistes
• G06F 40/151 - Transformation

Abrégé

Provided is a highly reliable semiconductor device. A storage circuit including an OS transistor is combined with a latch circuit including an Si transistor. The storage circuit including the OS transistor is less likely to cause a software error. A logic value of the latch circuit is compared with a logic value of the storage circuit including the OS transistor, and data equal to a logic value of the storage circuit including the OS transistor is supplied to the latch circuit including the Si transistor in accordance with the comparison result.

Classes IPC  ?

• G11C 29/00 - Vérification du fonctionnement correct des mémoiresTest de mémoires lors d'opération en mode de veille ou hors-ligne
• G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
• G11C 11/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants
• G11C 11/404 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe avec une porte à transfert de charges, p. ex. un transistor MOS, par cellule
• G11C 11/412 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules avec réaction positive, c.-à-d. des cellules ne nécessitant pas de rafraîchissement ou de régénération de la charge, p. ex. multivibrateur bistable, déclencheur de Schmitt utilisant uniquement des transistors à effet de champ
• G11C 29/44 - Indication ou identification d'erreurs, p. ex. pour la réparation

Abrégé

Provided is a novel display device that has superior convenience, utility, and reliability. The display device includes a first light-emitting device, a second light-emitting device, and a first insulation layer. The first light-emitting device comprises a first electrode, a second electrode, and a first unit. The first unit is sandwiched between the first electrode and the second electrode, has a first side surface, and includes a light-emitting material. The second light-emitting device comprises a third electrode, a fourth electrode, and a second unit. The third electrode is adjacent to the first electrode with a first gap therebetween. The second unit is sandwiched between the third electrode and the fourth electrode and has a second side surface that is opposite the first side surface. The second unit is at a second gap from the first unit, and the second gap overlaps the first gap. The second unit includes a light-emitting material. The first insulation layer contacts the first side surface and the second side surface, has a thickness that is 0.35–0.5 times the width of the second gap, and includes silicon and nitrogen.

Classes IPC  ?

• H10K 59/122 - Structures ou couches définissant le pixel, p. ex. bords
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10K 50/805 - Électrodes
• H10K 50/844 - Encapsulations

Abrégé

Provided is a display apparatus with high display quality. Provided is a display apparatus including first and second light-emitting devices having first and second EL layers, respectively, disposed adjacently on a first insulating layer, and second to fourth insulating layers provided therebetween, wherein the second insulating layer is in contact with a portion of the top and side surfaces of the first and second EL layers as well as the top surface of the first insulating layer located between the first and second light emitting devices, the third insulating layer is located on the second insulating layer, with the outline of the third insulating layer located on the inside of the outline of the second insulating layer, the fourth insulating layer is located on the third insulating layer, with the outline of the fourth insulating layer located on the outside of the outline of the third insulating layer, and the second and fourth insulating layers are inorganic insulating films produced by PEALD.

Classes IPC  ?

• H10K 59/122 - Structures ou couches définissant le pixel, p. ex. bords
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H05B 33/14 - Sources lumineuses avec des éléments radiants ayant essentiellement deux dimensions caractérisées par la composition chimique ou physique ou la disposition du matériau électroluminescent
• H10K 50/13 - OLED ou diodes électroluminescentes polymères [PLED] caractérisées par les couches électroluminescentes [EL] spécialement adaptées à l'émission de lumière multicolore, p. ex. à l'émission de lumière blanche comprenant des couches EL empilées dans une unité EL
• H10K 50/844 - Encapsulations
• H10K 59/32 - Dispositifs empilés comportant plusieurs couches, chacune émettant à des longueurs d'onde différentes
• H10K 59/80 - Détails de structure
• H10K 59/124 - Couches isolantes formées entre les éléments TFT et les éléments OLED
• H10K 71/16 - Dépôt d'une matière active organique en utilisant un dépôt physique en phase vapeur [PVD], p. ex. un dépôt sous vide ou une pulvérisation cathodique

Abrégé

The present invention facilitates the creation of specifications. This specification creation assistance method includes a first step of collecting a first group of information pertaining to a summary of an invention, a second step of collecting a second group of information pertaining to an embodiment, a third step of generating patent claim data on the basis of the first and second groups of information, and a fourth step of generating specification data on the basis of the first group of information, the second group of information, and the patent claim data. In the first and second steps, the first and second groups of information, respectively, are collected by performing first processing two or more times. The first processing involves generating question data, accepting input data in response to the question data, and generating informational data from the input data. The question data and the informational data are generated by a dialogue model. The question data in the second and subsequent iterations of the first processing is generated using at least the informational data generated in the immediately preceding iteration.

Classes IPC  ?

• G06Q 50/18 - Services juridiques

Abrégé

Provided is a semiconductor device that includes a transistor having a large ON current. The semiconductor device includes: a semiconductor layer; first to third conductive layers; and first and second insulative layers. The first insulative layer includes a first opening that reaches the first conductive layer. The second conductive layer is located above the first insulative layer and includes a second opening in a region overlapping the first opening. The semiconductor layer includes: a first region adjoining the upper surface of the first conductive layer; and a second region adjoining a lateral surface of the first insulative layer. The second insulative layer is located above the semiconductor layer. The third conductive layer includes a region overlapping the semiconductor layer with the second insulative layer disposed therebetween. The first region and the second insulative layer each include a first element. The first element is boron or phosphorus. The concentration of the first element in the second region is no more than 0.001 times the concentration of the first element in the first region. The angle formed by the lateral surface of the first insulative layer and the upper surface of the first conductive layer is 66 degrees to 90 degrees.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10K 59/10 - Affichages à OLED

Abrégé

Provided is a novel semiconductor device. In this invention, a memory cell includes a first transistor and a first capacitor. The gate of the first transistor is electrically connected to a word line, one of either the source or the drain is electrically connected to one terminal of the first capacitor, and the other is electrically connected to the gate of a second transistor and one of either the source or the drain of a third transistor. One of either the source or the drain of the second transistor and the other of either the source or the drain of the third transistor are electrically connected to a second sense circuit via a bit line. The second sense circuit functions to output first data according to the potential of the bit line. A storage circuit functions to retain second data according to the number of times the memory cell has been accessed. An input/output circuit functions to select, according to the second data, one of either inverting or not inverting the first data for output.

Classes IPC  ?

• G11C 11/4096 - Circuits de commande ou de gestion d'entrée/sortie [E/S, I/O] de données, p. ex. circuits pour la lecture ou l'écriture, circuits d'attaque d'entrée/sortie ou commutateurs de lignes de bits
• G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
• G11C 7/06 - Amplificateurs de lectureCircuits associés
• G11C 7/10 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p. ex. circuits de commande E/S de données, mémoires tampon de données E/S
• G11C 11/4091 - Amplificateurs de lecture ou de lecture/rafraîchissement, ou circuits de lecture associés, p. ex. pour la précharge, la compensation ou l'isolation des lignes de bits couplées
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe

Abrégé

Provided is a novel semiconductor device. The semiconductor device includes: a first conductive layer; a ferroelectric layer located above the first conductive layer; and a second conductive layer located above the ferroelectric layer. The first conductive layer has a first recess. The ferroelectric layer includes a region formed along the first recess. The ferroelectric layer includes a second recess in a region overlapping the first recess. The second conductive layer is provided so as to fill the second recess. The ferroelectric layer includes hafnium, zirconium, and oxygen. In X-ray diffraction analysis, the ferroelectric layer has a peak near 2θ=30.4°. In the X-ray diffraction analysis, the ferroelectric layer is such that the intensity of 2θ=28.5° is no more than 0.1 times the peak intensity of said peak, and the intensity of 2θ=31.6° is no more than 0.1 times the peak intensity of said peak.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• G11C 11/22 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des éléments ferro-électriques
• H01L 29/786 - Transistors à couche mince

Abrégé

Provided is a novel display apparatus that is excellent in terms of convenience, usefulness, or reliability. This display apparatus includes a first functional layer, a second functional layer, a first substrate, and a second substrate. The first functional layer includes a first region and a second region, and the first functional layer is bent in the second region. The first region is sandwiched between the second functional layer and the first substrate, the first region comprises a first layer and a pixel circuit, and the pixel circuit is sandwiched between the second functional layer and the first layer. The second region is adjacent to the first region, the second region comprises a second layer and a first shift register, the second layer is continuous to the first layer, and the first shift register is formed on the second layer. The second functional layer is sandwiched between the second substrate and the first region, the second functional layer comprises a display device, and the display device is electrically connected to the pixel circuit.

Classes IPC  ?

• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• H10K 50/10 - OLED ou diodes électroluminescentes polymères [PLED]
• H10K 59/10 - Affichages à OLED

Abrégé

Provided is a transistor having a favorable electrical characteristic, a transistor having a large on-current, or a transistor having a small parasitic capacitance. Provided is a miniaturized transistor, a semiconductor device capable of achieving high integration, a storage device, or a display device. The transistor is a semiconductor device comprising a first conductive layer, a second conductive layer, a first semiconductor layer, a second semiconductor layer, a gate insulating layer, and a gate electrode, wherein the second insulating layer is positioned on the first insulating layer, the second semiconductor layer and the second conductive layer overlapping each other are positioned between the second insulating layer and the first insulating layer, the first insulating layer, the second conductive layer, the second semiconductor layer, and the second insulating layer are provided with an opening part reaching the first conductive layer, the first semiconductor layer is in contact with the upper surface of the first conductive layer and a side wall of the opening part, the gate electrode has a portion positioned on the second insulating layer, and the gate insulating layer has, in the opening part, a portion sandwiched between the first semiconductor layer and the gate electrode.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/786 - Transistors à couche mince
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire

Abrégé

Provided is a semiconductor device which can achieve miniaturization or high integration. A first transistor and a second transistor stacked on each other are provided and a capacitor is provided therebetween. A channel formation region of each of the first and second transistors is provided in a direction along a side wall of an opening part provided in an interlayer insulation layer. A semiconductor layer, a gate insulating layer, and a gate electrode are provided in this order inside the opening part. Moreover, a back gate electrode is provided such that an upper surface and a lower surface are covered with the interlayer insulating layer and the back gate electrode has an opening part overlapping the abovementioned opening part. A back gate insulating layer is provided so as to have a region positioned inside the opening part of the back gate electrode. The capacitor includes: one electrode electrically connecting the gate electrode of the first transistor and the source electrode or the drain electrode of the second transistor; a dielectric layer covering a part of the side surface of the one electrode; and the other electrode.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10K 50/00 - Dispositifs organiques émetteurs de lumière
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 59/123 - Connexion des électrodes de pixel aux transistors à couches minces [TFT]

Abrégé

Provided is a storage device that has a novel configuration. This storage device includes a first memory cell, a second memory cell, and a read word line driving circuit that controls data reading of the first memory cell and the second memory cell. The first memory cell is electrically connected to a first read word line. The second memory cell is electrically connected to a second read word line. The first read word line has a function of providing to the first memory cell a first pulse signal for reading first data held in the first memory cell. The second read word line has a function of providing to the second memory cell a second pulse signal for reading second data held in the second memory cell. The read word line driving circuit includes a pulse signal output circuit and a logic switching circuit. The logic switching circuit has a function of outputting the first pulse signal or the second pulse signal by switching the logic of a pulse signal outputted by the pulse signal output circuit according to a switching signal.

Classes IPC  ?

• G11C 11/408 - Circuits d'adressage
• G11C 5/02 - Disposition d'éléments d'emmagasinage, p. ex. sous la forme d'une matrice
• G11C 5/04 - Supports pour éléments d'emmagasinageMontage ou fixation d'éléments d'emmagasinage sur de tels supports
• G11C 8/08 - Circuits de commande de lignes de mots, p. ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
• G11C 11/00 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants
• G11C 11/405 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe avec trois portes à transfert de charges, p. ex. transistors MOS, par cellule
• H01L 29/786 - Transistors à couche mince
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

Provided is a semiconductor device having a high operation speed. The semiconductor device has: first to third insulators; a capacitive element; and a transistor located above the capacitive element. The capacitive element has: a first conductor; a fourth insulator located above the first conductor; and a second conductor located above the fourth insulator. The first insulator is disposed above the second conductor. The second insulator is provided with a first opening. The first conductor, the fourth insulator, the second conductor, and the first insulator are disposed in the first opening. The transistor comprises: a third conductor located above the first insulator; a fourth conductor located above the third conductor; an oxide semiconductor located above the first insulator; a fifth conductor located above the oxide semiconductor; and a fifth conductor located above the fifth insulator. The third conductor, the third insulator, and the fourth conductor are provided with a second opening. The oxide semiconductor, the fifth insulator, and the fifth conductor are disposed in the second opening. The third conductor contacts the upper surface of the second conductor. The oxide semiconductor contacts a lateral surface of the third conductor and a lateral surface of the fourth conductor. The fifth conductor is disposed so as to overlap the first insulator.

Classes IPC  ?

• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H01L 29/786 - Transistors à couche mince
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire

Abrégé

The present invention provides a semiconductor device comprising a miniature transistor. The semiconductor device comprises a semiconductor layer, first to third conductive layers, and first to third insulating layers. The first insulating layer is provided above the first conductive layer and has a first opening reaching the first conductive layer. The second conductive layer is provided above the first insulating layer and has a second opening overlapping the first opening. The second insulating layer is in contact with a side surface of the first insulating layer in the first opening. The semiconductor layer is in contact with the upper surface of the first conductive layer in the first opening, a side surface of the second insulating layer in the first opening, and the upper surface of the second conductive layer. The third insulating layer is provided above the semiconductor layer. The third conductive layer is provided above the third insulating layer and opposed to the semiconductor layer via the third insulating layer in the first opening.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

Provided are: a positive electrode that is stable in a high electric potential state or a high temperature state, and a highly safe secondary battery. The secondary battery comprises a positive electrode, a negative electrode, and an electrolyte. The positive electrode has a first positive electrode active material and a second positive electrode active material, the first positive electrode active material is represented by LiM1O2 (M1 represents one or more selected from Fe, Ni, Co, Mn, and Al), the second positive electrode active material is represented by LiM2PO4 (M2 represents one or more selected from Fe, Ni, Co, and Mn), the first positive electrode active material has, in the surface layer portion, an added element X (X comprises one or more selected from nickel, cobalt, magnesium, calcium, chlorine, fluorine, aluminum, manganese, titanium, zirconium, yttrium, vanadium, iron, chromium, niobium, lanthanum, hafnium, zinc, silicon, sulfur, phosphorus, boron, and arsenic), the negative electrode comprises graphite, and the graphite has a specific surface area of 0.8 m2/g to 8 m2/g measured by the BET method.

Classes IPC  ?

• H01M 10/0525 - Batteries du type "rocking chair" ou "fauteuil à bascule", p. ex. batteries à insertion ou intercalation de lithium dans les deux électrodesBatteries à l'ion lithium
• H01M 4/13 - Électrodes pour accumulateurs à électrolyte non aqueux, p. ex. pour accumulateurs au lithiumLeurs procédés de fabrication
• H01M 4/36 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs
• H01M 4/58 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs de composés inorganiques autres que les oxydes ou les hydroxydes, p. ex. sulfures, séléniures, tellurures, halogénures ou LiCoFyEmploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs de structures polyanioniques, p. ex. phosphates, silicates ou borates
• H01M 4/505 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de manganèse d'oxydes ou d'hydroxydes mixtes contenant du manganèse pour insérer ou intercaler des métaux légers, p. ex. LiMn2O4 ou LiMn2OxFy
• H01M 4/525 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'oxydes ou d'hydroxydes inorganiques de nickel, de cobalt ou de fer d'oxydes ou d'hydroxydes mixtes contenant du fer, du cobalt ou du nickel pour insérer ou intercaler des métaux légers, p. ex. LiNiO2, LiCoO2 ou LiCoOxFy
• H01M 4/587 - Matériau carboné, p. ex. composés au graphite d'intercalation ou CFx pour insérer ou intercaler des métaux légers
• H01M 10/0569 - Matériaux liquides caracterisés par les solvants

Abrégé

Provided is an optical device having high light utilization efficiency. The optical device includes a first optical path, a second optical path, and a third optical path. The first to third optical paths merge on the emission side. The first optical path and the second optical path are paths for light of which the light source is a display panel, and the third optical path is a path for light of which the light source is external light. On the emission side of the optical device, the light of the first optical path and the light of the third optical path are first linearly polarized light, and the light of the second optical path is the second linearly polarized light. The first linearly polarized light and the second linearly polarized light are in a relationship in which the vibration directions thereof are orthogonal to each other, and the first linearly polarized light and the second linearly polarized light can be merged by using a reflective polarizing plate.

Classes IPC  ?

• G02B 27/02 - Appareils pour regarder ou pour lire
• G02B 5/00 - Éléments optiques autres que les lentilles
• G02B 5/10 - Miroirs à surfaces courbes
• G02B 5/30 - Éléments polarisants
• G09F 9/00 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels

Abrégé

The present invention provides a transistor that can be reduced in size. The present invention provides a display device for which a high definition is easily achieved. This semiconductor device comprises: an insulating layer having a side surface; and a first transistor and a second transistor each having one of a source electrode and a drain electrode above the insulating layer and the other one of the source electrode and the drain electrode below the insulating layer. A semiconductor layer of the first transistor and the second transistor are each in contact with a side surface of the insulating layer. A gate insulating layer common to the first transistor and the second transistor is in contact with the two semiconductor layers and the side surfaces of the insulating layer.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

The purpose of the present invention is to achieve a battery module that has a circuit which is safely controlled and that can be made to be space saving. This battery module has: exterior bodies; a positive electrode; a negative electrode; a positive electrode lead; a negative electrode lead; a flexible printed circuit board; and a sealing part bonding the exterior bodies to each other. A first space surrounded by one of the exterior bodies and the sealing part and a second space surrounded by the other of the exterior bodies and the sealing part are separated from each other by the sealing part, and the positive electrode and the negative electrode overlap in the first space. In the first space, the positive electrode and the positive electrode lead are connected to each other, the negative electrode and the negative electrode lead are connected to each other, and the positive electrode lead and the negative electrode lead extend from the first space to the second space. In the second space, the positive electrode lead is connected to the flexible printed circuit board. In the second space, the negative electrode lead is connected to the flexible printed circuit board. The flexible printed circuit board extends from the inside to the outside of the second space.

Classes IPC  ?

• H01M 50/178 - Dispositions pour introduire des connecteurs électriques dans ou à travers des boîtiers adaptées à la forme des cellules pour des cellules en forme de poches ou de sacs souples
• H01M 10/44 - Méthodes pour charger ou décharger
• H01M 50/105 - Poches ou sacs souples
• H01M 50/569 - Détails de construction des connexions conductrices de courant pour détecter les conditions à l'intérieur des cellules ou des batteries, p. ex. détails des bornes de détection de tension

Abrégé

The present invention provides a method for manufacturing an organic semiconductor device, the method being applicable to high-definition organic semiconductor devices and making it possible to suppress the occurrence of defects. Provided is a method for manufacturing an organic semiconductor device, the method including the steps of: forming a first layer on a first electrode; forming, on the first layer, a second layer of a material that forms a structure with a protruding shape; forming a third layer on the first layer and the structure; processing the third layer into a predetermined shape; and processing the first layer using the processed third layer as a mask, wherein the first layer is an organic semiconductor layer and the third layer is formed from a material different than the material constituting each of the organic semiconductor and the second layer.

Classes IPC  ?

• H10K 71/20 - Modification de la forme de la couche active dans les dispositifs, p. ex. mise en forme
• H10K 30/60 - Dispositifs organiques sensibles au rayonnement infrarouge, à la lumière, au rayonnement électromagnétique de plus courte longueur d'onde ou au rayonnement corpusculaire dans lesquels le rayonnement commande le flux de courant à travers les dispositifs, p. ex. photorésistances
• H10K 50/10 - OLED ou diodes électroluminescentes polymères [PLED]

Abrégé

Provided is a novel display device. This display device includes a first amplifier circuit, a second amplifier circuit, a first signal line, a second signal line, and a switching circuit. Each of the first signal line and the second signal line is electrically connected to a pixel circuit having a liquid crystal element. The first amplifier circuit is electrically connected to a first power supply line and a second power supply line for giving the amplitude of a positive-polarity-side signal voltage. The second amplifier circuit is electrically connected to a third power supply line and a fourth power supply line for giving the amplitude of a negative-polarity-side signal voltage. Each of the potential of the second power supply line and the potential of the third power supply line is smaller than the potential of the first power supply line and larger than the potential of the fourth power supply line. The switching circuit has a function of bringing a first output terminal into a conduction state with one of the first signal line and the second signal line, and a function of bringing a second output terminal into a conduction state with the other of the first signal line and the second signal line.

Classes IPC  ?

• G09G 3/36 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice en commandant la lumière provenant d'une source indépendante utilisant des cristaux liquides
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
• H03K 17/693 - Dispositifs de commutation comportant plusieurs bornes d'entrée et de sortie, p. ex. multiplexeurs, distributeurs

Abrégé

The present invention provides a lightweight, high-capacity lithium ion secondary battery and a production method therefor. The present invention involves mixing sodium thiosulfate and water in which graphene oxide has been dispersed, adding hydrochloric acid and mixing, drying to form a powder, adding the powder to pure water and stirring before adding a mixed aqueous solution of ascorbic acid and lithium hydroxide, heating to remove the water and produce a powdered positive electrode active material, adding a conductivity aid, a solvent, and a binder to form a slurry, and applying the slurry to a positive electrode collector to form a material that includes elemental sulfur as a positive electrode active material layer and produce a positive electrode.

Classes IPC  ?

• H01M 4/1397 - Procédés de fabrication d’électrodes à base de composés inorganiques autres que les oxydes ou les hydroxydes, p. ex. sulfures, séléniures, tellurures, halogénures ou LiCoFy
• H01M 4/36 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs
• H01M 4/38 - Emploi de substances spécifiées comme matériaux actifs, masses actives, liquides actifs d'éléments simples ou d'alliages
• H01M 4/62 - Emploi de substances spécifiées inactives comme ingrédients pour les masses actives, p. ex. liants, charges
• H01M 4/134 - Électrodes à base de métaux, de Si ou d'alliages
• H01M 4/136 - Électrodes à base de composés inorganiques autres que les oxydes ou les hydroxydes, p. ex. sulfures, séléniures, tellurures, halogénures ou LiCoFy
• H01M 10/052 - Accumulateurs au lithium
• H01M 10/0566 - Matériaux liquides

Abrégé

Provided is a novel semiconductor device that is excellent in terms of convenience, usefulness, and reliability. This semiconductor device includes a first functional layer, a second functional layer, and a first conductive layer, wherein the second functional layer overlaps the first functional layer and comprises a functional element, and the functional element comprises a first electrode. The first functional layer comprises a first layer, a spacer, and a transistor, and is sandwiched between the second functional layer and the spacer. The first layer comprises a first opening and the first layer has an insulating property. The spacer comprises a first surface, a second surface, a third surface, and a second opening, and the first surface, the second surface, and the third surface each have an insulating property. The second surface faces the first surface and the second surface is closer to the first layer than the first surface. The third surface connects the first surface and the second surface and is positioned on a side surface of the second opening. The transistor comprises a second electrode, a third electrode, a fourth electrode, a semiconductor layer, and an insulating layer. The first conductive layer electrically connects the third electrode and the first electrode via the first opening.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H01L 21/336 - Transistors à effet de champ à grille isolée

Abrégé

Provided is a drive circuit that exhibits a high driving speed. This drive circuit comprises: a shift register; a first holding circuit; and a second holding circuit. The shift register has a first output terminal. The first holding circuit has first to third input terminals, a second output terminal, and a third output terminal. The second holding circuit has fourth to seventh input terminals, and a fourth output terminal. The shift register has a function of transmitting a first pulse signal to the first output terminal. The first holding circuit outputs a second image signal having a logic the same as that of a first image signal, and outputs a third image signal having a logic obtained by reversing the logic of the first image signal. The second holding circuit holds a potential corresponding to each of the second image signal and the third image signal, and outputs, by using the potential, a fourth image signal similar having a logic the same as that of the third image signal. The driving speed is increased by providing a vertical channel transistor to each of the first holding circuit and the second holding circuit.

Classes IPC  ?

• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09F 9/33 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels à semi-conducteurs, p. ex. à diodes
• G09G 3/32 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p. ex. utilisant des diodes électroluminescentes [LED]
• G09G 3/3266 - Détails des circuits de commande pour les électrodes de balayage
• G09G 3/3275 - Détails des circuits de commande pour les électrodes de données
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 29/786 - Transistors à couche mince
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments

Abrégé

Provided is a display device capable of increasing the degree of freedom for the outer shape. A display unit has a first region, a second region, and a third region. The first to third regions have a pixel circuit, the second region has an element of a gate driver circuit, and the third region has an element of a source driver circuit. A vertical transistor can be used for a transistor which is a component of each of the driver circuits. The vertical transistor is configured such that the channel length can be set shorter and the channel width can be set longer, and the on-state current is easily increased. Further, the vertical transistor can reduce the occupied area, and easily disperse and arrange elements in a plurality of pixels.

Classes IPC  ?

• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09G 3/3208 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice utilisant des sources lumineuses commandées utilisant des panneaux électroluminescents semi-conducteurs, p. ex. utilisant des diodes électroluminescentes [LED] organiques, p. ex. utilisant des diodes électroluminescentes organiques [OLED]
• H10K 50/10 - OLED ou diodes électroluminescentes polymères [PLED]
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 59/65 - OLED intégrées avec des capteurs d'images inorganiques
• H10K 59/95 - Ensembles de plusieurs dispositifs comprenant au moins un élément organique émetteur de lumière dans lesquels tous les éléments émetteurs de lumière sont organiques, p. ex. ensembles d'affichages à OLED
• H10K 77/10 - Substrats, p. ex. substrats flexibles

Abrégé

The present invention provides a transistor having a favorable electrical characteristic. The present invention provides a transistor having a large ON current. The present invention provides a transistor having a small parasitic capacitance. The present invention provides a transistor, a semiconductor device, or a storage device that can achieve size reduction or high integration. In this semiconductor device, a first conductive layer and a second conductive layer positioned at different heights having a first insulating layer therebetween are one and the other one of the source electrode and the drain electrode of a first transistor, the first insulating layer and the second conductive layer have a first opening portion reaching the first conductive layer, a semiconductor layer is provided to cover the inside of the opening, the gate electrode has a third conductive layer and a fourth conductive layer stacked on the third conductive layer, the third conductive layer is provided so as to cover the inside of the opening, and the fourth conductive layer covers an upper end of the opening.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G11C 11/405 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliersÉléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des dispositifs à semi-conducteurs utilisant des transistors formant des cellules nécessitant un rafraîchissement ou une régénération de la charge, c.-à-d. cellules dynamiques avec régénération de la charge commune à plusieurs cellules de mémoire, c.-à-d. rafraîchissement externe avec trois portes à transfert de charges, p. ex. transistors MOS, par cellule
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
• H01L 21/8234 - Technologie MIS
• H01L 27/04 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H05B 33/14 - Sources lumineuses avec des éléments radiants ayant essentiellement deux dimensions caractérisées par la composition chimique ou physique ou la disposition du matériau électroluminescent
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
• H10K 50/00 - Dispositifs organiques émetteurs de lumière
• H10K 50/10 - OLED ou diodes électroluminescentes polymères [PLED]
• H10K 50/12 - OLED ou diodes électroluminescentes polymères [PLED] caractérisées par les couches électroluminescentes [EL] comprenant des dopants
• H10K 50/115 - OLED ou diodes électroluminescentes polymères [PLED] caractérisées par les couches électroluminescentes [EL] comprenant des nanostructures inorganiques actives, p. ex. des points quantiques luminescents
• H10K 59/10 - Affichages à OLED
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 59/30 - Dispositifs spécialement adaptés à l'émission de lumière multicolore
• H10K 59/123 - Connexion des électrodes de pixel aux transistors à couches minces [TFT]

Abrégé

The present invention provides a semiconductor device which comprises a transistor of a very small size. This semiconductor device includes a semiconductor layer, first to fourth conductive layers, and first and second insulating layers. The second conductive layer is provided on the first conductive layer and has a first opening overlapping the first conductive layer. The third conductive layer is provided on the second conductive layer and has a second opening overlapping the first opening. The first insulating layer is in contact with the side wall of the first opening. The semiconductor layer is provided on the first conductive layer, first insulating layer, and third conductive layer, and has a first region in contact with the upper surface of the first conductive layer, a second region in contact with the side surface of the first insulating layer, and a third region in contact with the upper surface of the third conductive layer. The second insulating layer is provided on the semiconductor layer. The fourth conductive layer is provided on the second insulating layer and faces the second conductive layer with the second insulating layer, semiconductor layer, and first insulating layer interposed therebetween. The first region and the third region have lower resistance than the second region.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 71/00 - Fabrication ou traitement spécialement adaptés aux dispositifs organiques couverts par la présente sous-classe

Abrégé

Provided is a display device capable of performing imaging with high sensitivity. This liquid crystal display device includes a display region in which pixels are arranged in a matrix, a visible light source, and an infrared light source. The pixels are provided with a liquid crystal element and a light-receiving element having sensitivity to infrared light. The visible light source is turned on to display an image in the display region, and then is turned off to perform black display. The infrared light source is turned on during a period in which black display is performed, and the light-receiving element is exposed to the infrared light source. The light-receiving element detects infrared light that is emitted by the infrared light source and reflected by an object in contact with or in proximity to the display region. The liquid crystal display device functions as a touch sensor or a non-contact sensor.

Classes IPC  ?

• G09G 3/36 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice en commandant la lumière provenant d'une source indépendante utilisant des cristaux liquides
• G02F 1/133 - Dispositions relatives à la structureExcitation de cellules à cristaux liquidesDispositions relatives aux circuits
• G02F 1/1333 - Dispositions relatives à la structure
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• G09G 3/20 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice
• G09G 3/34 - Dispositions ou circuits de commande présentant un intérêt uniquement pour l'affichage utilisant des moyens de visualisation autres que les tubes à rayons cathodiques pour la présentation d'un ensemble de plusieurs caractères, p. ex. d'une page, en composant l'ensemble par combinaison d'éléments individuels disposés en matrice en commandant la lumière provenant d'une source indépendante
• H04N 25/70 - Architectures de capteurs SSISCircuits associés à ces dernières

Abrégé

Provided is a transistor with a high on-current. This semiconductor device includes a semiconductor layer, a first conductive layer, a second conductive layer, a third conductive layer, a first insulating layer, and a second insulating layer. The first insulating layer is located on the first conductive layer. The second conductive layer is located on the first insulating layer. The first conductive layer has a first recess. The semiconductor layer is in contact with the bottom surface and a side surface of the first recess, a side surface of the first insulating layer, and a side surface of the second conductive layer. The second insulating layer is located on the semiconductor layer. The third conductive layer is located on the second insulating layer and overlaps the semiconductor layer via the second insulating layer. The first conductive layer includes a fourth conductive layer and a fifth conductive layer on the fourth conductive layer. The semiconductor layer includes a metal oxide in a channel forming region. The fifth conductive layer includes an oxide conductor.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• G02F 1/1368 - Cellules à adressage par une matrice active dans lesquelles l'élément de commutation est un dispositif à trois électrodes
• G09F 9/30 - Dispositifs d'affichage d'information variable, dans lesquels l'information est formée sur un support, par sélection ou combinaison d'éléments individuels dans lesquels le ou les caractères désirés sont formés par une combinaison d'éléments individuels
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]

Abrégé

The present invention provides a memory element with a reduced occupied area. A vertical-channel transistor is used as a transistor connected to a memory element, namely a spin-orbit torque magnetic tunnel junction element (SOT-MTJ element). Using a vertical-channel transistor allows for a reduction in the area occupied by the memory element. In addition, by using an oxide semiconductor in the channel formation region of the vertical-channel transistor, write and read operations are stable even in high-temperature environments, and a highly reliable memory element can be achieved.

Classes IPC  ?

• H10B 61/00 - Dispositifs de mémoire magnétique, p. ex. dispositifs RAM magnéto-résistifs [MRAM]
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/06 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration non répétitive
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/82 - Types de dispositifs semi-conducteurs commandés par la variation du champ magnétique appliqué au dispositif
• H01L 29/786 - Transistors à couche mince
• H01L 29/788 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à grille flottante
• H01L 29/792 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée à isolant de grille à emmagasinage de charges, p.ex. transistor de mémoire MNOS
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10N 50/10 - Dispositifs magnéto-résistifs
• H10N 50/20 - Dispositifs à courant commandé à polarisation de spin

Abrégé

Provided is a semiconductor device having good electrical properties. The semiconductor device comprises a transistor and a first insulator. The transistor has a first conductor, a second conductor on the first conductor and the first insulator, an oxide semiconductor, a second insulator, and a third conductor. An opening reaching the first conductor is provided in the first insulator and the second conductor, a recess overlapping the opening is provided in the first conductor, and a portion of the oxide semiconductor, a portion of the second insulator, and a portion of the third conductor are provided in the recess. The oxide semiconductor is in contact with the first conductor and the second conductor, the second insulator is disposed on the oxide semiconductor and is in contact with at least a portion of the upper surface of the first conductor, and the third conductor is disposed on the second insulator.

Classes IPC  ?

• H01L 29/786 - Transistors à couche mince
• H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
• H01L 21/336 - Transistors à effet de champ à grille isolée
• H01L 21/8234 - Technologie MIS
• H01L 27/088 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant uniquement des composants semi-conducteurs d'un seul type comprenant uniquement des composants à effet de champ les composants étant des transistors à effet de champ à porte isolée
• H01L 29/41 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative
• H01L 29/417 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative transportant le courant à redresser, à amplifier ou à commuter
• H10B 10/00 - Mémoires statiques à accès aléatoire [SRAM]
• H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
• H10B 41/70 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes la grille flottante étant une électrode partagée par plusieurs éléments
• H10B 99/00 - Matière non prévue dans les autres groupes de la présente sous-classe
• H10K 50/00 - Dispositifs organiques émetteurs de lumière
• H10K 59/12 - Affichages à OLED à matrice active [AMOLED]
• H10K 59/123 - Connexion des électrodes de pixel aux transistors à couches minces [TFT]