An example device (214) includes a peripheral out, controller in (POCI) pin. The device (214) includes a buffer (406) coupled to the POCI pin, wherein the device (214) is configured to: detect a write transaction for a header that is addressed to a register, and cause the header to be written to the buffer (406) in response to detecting the write transaction addressed to the register. Other examples are described.
Various embodiments of the present disclosure relate to video surveillance systems (100), and in particular, to detecting movement within a scene (121). In one example embodiment, a technique for determining if a motion event is a false alarm event is provided. The technique first includes processing a received radar signal (115) to detect a motion event within a scene (121). Next, the technique includes performing a comparison between a location of the motion event and locations of motion events previously detected within the scene (121). If the comparison indicates that the location of the motion event does not match the previously detected locations, then the technique includes confirming that the motion event is an actual motion event. Alternatively, if the comparison indicates that the location of the motion event matches a previously detected location, then the technique includes confirming that the motion event is a false alarm event.
G08B 3/10 - Systèmes de signalisation audibleSystèmes d'appel sonore de personnes utilisant une transmission électriqueSystèmes de signalisation audibleSystèmes d'appel sonore de personnes utilisant une transmission électromagnétique
G01S 13/56 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses pour la détection de présence
G01S 13/88 - Radar ou systèmes analogues, spécialement adaptés pour des applications spécifiques
G08B 13/181 - Déclenchement influencé par la chaleur, la lumière, ou les radiations de longueur d'onde plus courteDéclenchement par introduction de sources de chaleur, de lumière, ou de radiations de longueur d'onde plus courte utilisant des systèmes détecteurs de radiations actifs
G08B 13/196 - Déclenchement influencé par la chaleur, la lumière, ou les radiations de longueur d'onde plus courteDéclenchement par introduction de sources de chaleur, de lumière, ou de radiations de longueur d'onde plus courte utilisant des systèmes détecteurs de radiations passifs utilisant des systèmes de balayage et de comparaison d'image utilisant des caméras de télévision
H04N 7/18 - Systèmes de télévision en circuit fermé [CCTV], c.-à-d. systèmes dans lesquels le signal vidéo n'est pas diffusé
G08B 29/18 - Prévention ou correction d'erreurs de fonctionnement
3.
SYSTEMS AND METHODS TO PROVIDE INSTRUCTIONS TO COPROCESSORS
A method (400) may include a processor core fetching (402) a packet of machine code instructions and then determining (404) whether a first machine code instruction of the packet corresponds to a coprocessor operation. In response to determining that the first machine code instruction corresponds to a coprocessor operation, the processor core may treat the other machine code instructions of the packet as no operations (NOOPs) and transmit (406) the machine code instructions of the packet to a coprocessor. The coprocessor may then decode and execute the machine code instructions. The method may further include the processor core keeping responsibility for load and store operations and, in the case of coprocessor operations, using (408, 410) registers of the coprocessor as source and destination for load and store operations.
An integrated circuit including a nanosheet laterally-diffused metal oxide semiconductor (LDMOS) transistor (400) which includes a source region (432) and a drain region (433) extending into a semiconductor substrate (404). A nanosheet region (416) including semiconducting nanosheet layers (414) extends between the source region (432) and the drain region (433). A first gate dielectric layer (441) on the nanosheet layers (414) in a gate conductor region (468) and a second dielectric layer (476) in a field plate region (461), which is thicker than the first dielectric layer (441) on the nanosheet layers (414). The nanosheet layers (414) alternate with gate conductor layers (442) on the first dielectric layer (441) in the gate conductor region (468) between the source region (432) and a nanosheet dielectric spacer (458). The nanosheet layers (414) alternate with field plate conductor layers (477) on the second dielectric layer (476) in the field plate region (461) between the drain region (433) and the nanosheet dielectric spacer (458).
H10D 30/65 - Transistors FET DMOS latéraux [LDMOS]
H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
H10D 64/00 - Électrodes de dispositifs ayant des barrières de potentiel
H10D 84/83 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET de composants à effet de champ uniquement de transistors FET à grille isolée [IGFET] uniquement
B82Y 10/00 - Nanotechnologie pour le traitement, le stockage ou la transmission d’informations, p. ex. calcul quantique ou logique à un électron
5.
DEVICE WITH DUAL CORRELATOR FOR SYNCHRONIZING TO OFDM AND SINGLE SUBCARRIER OFDM WAVEFORMS
In an embodiment, a device (252) includes: a first receiver (4702, 4902) configured to: detect a first synchronization sequence (2802, 2502) of a first packet (2500) in a first subcarrier of a plurality of subcarriers, and in response to detecting the first synchronization sequence, receive, using a single subcarrier of the plurality of subcarriers at a time, a rest of the first packet (2504, 2506, 2508) using a first hopping sequence hopping (2804) through subcarriers of the plurality of subcarriers; and a second receiver (4920, 4922) configured to: detect a second synchronization sequence of a second packet in multiple subcarriers of the plurality of subcarriers, and in response to detecting the second synchronization sequence, receive a rest of the second packet using multiple subcarriers at a time.
Described examples include an integrated circuit having a substrate (302). The integrated circuit also has at least one dummy cell (306, 308, 309, 314, and 316) on the substrate, the dummy cell having at least a first component (309) having an edge in a first layer of components on the substrate and at least a second component (314) in a second layer of components, the second layer of components on the first layer of components and the substrate, wherein no part of the second component is proximate to the edge of the first component. The integrated circuit also has an insulating layer (420) on the first layer of components and the second layer of components, the insulating layer having a first surface opposite to a second surface of the insulating layer on the first layer of components and the second layer of components, wherein the first surface is planarized and a patterned conductor layer (422) on the first surface.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 21/3213 - Gravure physique ou chimique des couches, p. ex. pour produire une couche avec une configuration donnée à partir d'une couche étendue déposée au préalable
7.
METHODS, SYSTEMS, AND APPARATUS TO REDUCE RINGING IN A DIFFERENTIAL OUTPUT OF A TRANSCEIVER
An example transceiver includes a resistor (422) having a first terminal and a second terminal coupled to a communication bus terminal (308). The transceiver includes a first transistor (436) having a control terminal, a first terminal coupled to the first terminal of the resistor (422), and a second terminal coupled to a common mode voltage terminal (322). The transceiver includes a second transistor (440) having a control terminal, a first terminal coupled to the second terminal of the resistor (422) and a second terminal coupled to the common mode voltage terminal (322). The transceiver includes a first driver (332) having a first terminal coupled to a ground terminal (304), a second terminal coupled to the second terminal of the first transistor (436) and the second terminal of the second transistor (440), a third terminal coupled to the control terminal of the first transistor (436) and a fourth terminal coupled to the control terminal of the second transistor (440).
A single-inductor direct current (DC) to DC (DC-DC) converter (130) may be used for both buckboost operation and for buck operation. The DC-DC converter may have a buck-boost phase, using the inductor (114), which includes charging a first capacitor (116) using energy from a battery source (102). The DC-DC converter may also have a buck phase, using the same inductor, which may transfer current from the first capacitor to a second capacitor (118) at a current level that may be inaccessible from the battery source. The higher current may be used to power operations, such as radiofrequency (RF) operations.
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/36 - Moyens pour mettre en marche ou arrêter les convertisseurs
An electronic device (100) includes a multilevel package substrate (107) having a top level (141) and a bottom level (142), the top level (141) including a conductive U-shaped trace (123), the bottom level (142) including a conductive lead (126) exposed along a side (101) of the electronic device (100), a semiconductor die (110) attached to the top level (141) of the multilevel package substrate (107) and having a Hall sensor (111) positioned above the U-shaped trace (123), and a package structure (108) that encloses a portion of the semiconductor die (110) and a portion of the U-shaped trace (123).
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs différents groupes principaux de la même sous-classe , , , , ou
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
10.
MINORITY CARRIER COLLECTOR FOR DIODE AND TRANSISTOR
A semiconductor device (100) includes a first node (131) having a first conductivity type (P-type) in a semiconductor layer (104), a second node (132) having a first region (156) with a second, opposite, conductivity type (N-type) in the semiconductor layer (104), and a second region (154) adjacent to the first region (156) in the semiconductor layer (104), and a minority carrier collector having the first conductivity type (P-type) in the second region (154) of the second node (132) in the semiconductor layer (104). Another semiconductor device (100) includes an anode (A, 131) in a semiconductor layer (104), a cathode (C, 132) spaced apart from the anode (A, 131) in the semiconductor layer (104), and a minority carrier collector (154) adjacent the cathode (C, 132) in the semiconductor layer (104) and having P-type dopants.
An electronic device (100) includes a first metal structure (120) with a first coil (Cl) extending in a first plane (P1) and a first coil terminal (121), a second metal structure (130) with a second coil (C2) extending in a second plane (P2) and a second coil terminal (131), the second plane approximately parallel to the first plane (P1), a semiconductor die (110) with die terminals (112) and opposite first and second sides, the first side attached to the first metal structure (120) and the die terminals (112) extending outward from the second side to a parallel third plane (P3), and a molded magnetic package structure (108) enclosing portions of the first and second coils (C1, C2) and a portion of the semiconductor die (110), wherein the die terminals (112) and the first and second coil terminals (121, 131) are exposed outside the molded magnetic package structure (108) along the third plane (P3).
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H02M 3/00 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu
H01F 27/32 - Isolation des bobines, des enroulements, ou de leurs éléments
An apparatus comprising; an amplifier (308) having an amplifier input and an amplifier output; a power stage (PSI) having a power stage input and a power stage output, the power stage input coupled to the amplifier output; and an overcurrent protection circuit (402, 404) coupled to the power stage, the overcurrent protection circuit having an overcurrent threshold control input coupled to the amplifier.
H03F 1/52 - Circuits pour la protection de ces amplificateurs
H03F 1/22 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs par utilisation de couplage dit "cascode", c.-à-d. étage avec cathode ou émetteur à la masse suivi d'un étage avec grille ou base à la masse respectivement
In examples, an electronic device includes a resistor (320) adapted to be coupled to an electronic port pin (304, 306), and the device includes a current source (310) coupled to the resistor and adapted to be coupled to the electronic port pin. The device includes a switch (330) coupled to the resistor and to the current source, the switch adapted to be coupled to the electronic port pin. The device includes control logic (308) coupled to the switch. The control logic is configured to actuate the switch, monitor a rise in a voltage across the resistor with respect to time after the actuation of the switch, and determine whether liquid is present at the electronic port pin based on the monitoring.
G01R 31/69 - Test de connexions amovibles, p. ex. des raccords montés sur une carte de circuit imprimé de raccords à l’extrémité d’un câble ou d’un faisceau de filsTest de connexions amovibles, p. ex. des raccords montés sur une carte de circuit imprimé de bornesTest de connexions amovibles, p. ex. des raccords montés sur une carte de circuit imprimé de fiches de prises de courant, p. ex. de prises murales ou de prises de courant montées sur des appareils
G06F 1/28 - Surveillance, p. ex. détection des pannes d'alimentation par franchissement de seuils
14.
DYNAMIC RFI SUPPRESSION FOR COMMUNICATION PROTOCOLS
In an embodiment, a method (800) includes; determining a bin corresponding to a radio frequency interference (RFI) spur in a signal, the bin based on a first sampling frequency of a timing loop in a receiver (802); determining a shift of the first sampling frequency to a second sampling frequency (804); updating the bin based on the shift (806); setting a filter coefficient of a notch filter based on the updated bin (808); suppressing the RFI spur using the notch filter (810); and establishing link- up between the receiver and another device after suppressing the RFI spur (812).
H04B 1/10 - Dispositifs associés au récepteur pour limiter ou supprimer le bruit et les interférences
H04B 1/525 - Dispositions hybrides, c.-à-d. dispositions pour la transition d’une transmission bilatérale sur une voie à une transmission unidirectionnelle sur chacune des deux voies ou vice versa avec des moyens de réduction de la fuite du signal de l’émetteur vers le récepteur
Light projectors, examples of which may be used in headlight assemblies and/or other display applications. In one example, a system (110) includes a phase light modulator (202), a phosphor device (204) optically coupled to the phase light modulator (202), and a spatial light modulator (206) optically coupled the phosphor device (204).
F21S 41/176 - Sources lumineuses où la lumière est générée par un matériau photoluminescent espacé par rapport à un élément générateur de lumière primaire
F21S 41/64 - Dispositifs d’éclairage spécialement adaptés à l’extérieur des véhicules, p. ex. phares caractérisés par une distribution lumineuse variable par action sur des réfracteurs, des filtres ou des glaces de fermeture transparentes par modification de leur transmissivité, p. ex. par des dispositifs à cristaux liquides ou électrochromiques
F21S 41/675 - Dispositifs d’éclairage spécialement adaptés à l’extérieur des véhicules, p. ex. phares caractérisés par une distribution lumineuse variable par action sur des réflecteurs par déplacement de réflecteurs
G02B 26/00 - Dispositifs ou dispositions optiques pour la commande de la lumière utilisant des éléments optiques mobiles ou déformables
In an embodiment, an apparatus (112) includes: a transmitting data path configured to transmit an outgoing data packet; and a receiving data path configured to receive an incoming data packet; a controller (212) configured to determine timing information of the incoming data packet; and dithering circuitry (116) configured to dither a reference signal according to the timing information to vary a frequency of the signal over time to generate a dithered recovered signal.
A described example includes a circuit (100). The circuit (100) can include a current sense circuit (106) having a sense input and a sense output, in which the sense input is coupled to an input terminal. A comparator (114) has a first comparator input, a second comparator input, and a comparator output, in which the first comparator input is coupled to the sense output, the second comparator input is coupled to a threshold terminal, and the comparator output is coupled to a fuse terminal. A current programming circuit (128) has a current input and a current output, in which the current input is coupled to the sense output. A first circuit (134) is coupled between the sense output and a ground terminal. A second circuit (136) is coupled between the current output and the ground terminal.
H02H 3/00 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion
H02H 3/093 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion sensibles à une surcharge avec des moyens de temporisation
G01R 19/00 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe
An apparatus includes a first transistor having a control input. The apparatus also includes a driver having an output coupled to the control input. The driver includes an adaptive slew rate control circuit (210) having an input coupled to a first terminal. The adaptive slew rate control circuit (210) is configured to control the slew rate of the first transistor based on a resistor (Rextl) coupled to the first terminal.
In some examples, a circuit includes a first transistor (312), a second transistor (314), a first resistor (318), and a digital logic circuit (106). The first transistor has a control terminal and first and second terminals. The second transistor has a control terminal and first and second terminals, the first terminal of the second transistor coupled to the second terminal of the first transistor. The first resistor has first and second terminals, the first terminal of the first resistor coupled to the control terminal of the second transistor, and the second terminal of the first resistor coupled to the first terminal of the second transistor. The digital logic circuit has an output terminal and first and second input terminals, the output terminal of the digital logic circuit coupled to the control terminal of the second transistor, the first input terminal of the digital logic circuit coupled to a data transmit input terminal (TXD) of the circuit, and the second input terminal of the digital logic circuit coupled to a data receive output terminal (RXD) of the circuit.
H04L 12/413 - Réseaux à ligne bus avec commande décentralisée avec accès aléatoire, p. ex. accès multiple avec détection de porteuse et détection de collision [CSMA-CD]
An electronic device (100) includes first and second electronic components (110, 112) having lateral sides, a first side attached to a substrate (107), and an opposite second side, a thermally conductive band (120) having a bottom (121) extending on the second sides of the first and second electronic components (110, 112), a top (122), and sidewalls (123, 124), the top (122), the bottom (121), and the sidewalls (123, 124) of the thermally conductive band (120) defining an interior, and a package structure (108) extending on the top side of the substrate (107), on the sidewalls (123, 124) and bottom (121) of the thermally conductive band (120), and on the first side and the lateral sides of the respective first and second electronic components (110, 112), and the package structure (108) exposing a top side of the top (122) of the thermally conductive band (120).
H01L 23/373 - Refroidissement facilité par l'emploi de matériaux particuliers pour le dispositif
H01L 23/433 - Pièces auxiliaires caractérisées par leur forme, p. ex. pistons
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
In examples, a semiconductor package (104) comprises a substrate (109); a second semiconductor package (106) coupled to the substrate, the second semiconductor package comprising a semiconductor die including first metal contacts coupled to second metal contacts (110) of the second semiconductor package; a magnetic mold compound (122) covering the substrate and the second semiconductor package, the magnetic mold compound contacting the second metal contacts; and an inductor coil (116A, 116B) having first and second terminals (118) coupled to the substrate, the second semiconductor package in between the first and second terminals of the inductor coil.
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
22.
MICROELECTRONIC DEVICE PACKAGE WITH HYBRID ISOLATION LAMINATE
An example microelectronic device package includes: a substrate (422), including core trace level conductor layers (446, 450) on opposite sides of a planar dielectric core, and prepreg layers of resin impregnated glass cloth over the trace level conductor layers on the opposite sides of the planar dielectric core. A layer of resin thermoset film (424) is formed over one of the prepreg layers, the layer of resin thermoset film cured to form a solid dielectric film layer. Film layer conductive vias (429) extend through the solid dielectric film layer (424). A surface level conductor layer (428) is formed over the solid dielectric film layer on a surface of the solid dielectric film layer. A first semiconductor die (402) and a second die (403) are flip chip mounted on the surface of the solid dielectric film layer.
H01L 21/48 - Fabrication ou traitement de parties, p. ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes ou
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
An example apparatus includes; first current source circuitry (270) having a terminal; a first transistor (275) having a first terminal, a second terminal, and a control terminal, the first terminal of the first transistor coupled to the terminal of the first current source circuitry, the control terminal of the first transistor coupled to the terminal of the first frequency multiplier circuitry (200); second current source circuitry (250) having a terminal; a second transistor (260) having a first terminal and a second terminal, the first terminal of the second transistor coupled to the terminal of the second current source circuitry; an inductor (296) having a first terminal and a second terminal; a capacitor (292) having a first terminal and a second terminal, the first terminal of the capacitor coupled to the first terminal of the inductor; and an amplifier (265) having a terminal coupled to the second terminal of the first transistor, the second terminal of the second transistor.
H03H 7/01 - Réseaux à deux accès sélecteurs de fréquence
H03K 5/135 - Dispositions ayant une sortie unique et transformant les signaux d'entrée en impulsions délivrées à des intervalles de temps désirés par l'utilisation de signaux de référence de temps, p. ex. des signaux d'horloge
H03K 5/156 - Dispositions dans lesquelles un train d'impulsions est transformé en un train ayant une caractéristique désirée
24.
SEMICONDUCTOR DEVICE PACKAGE WITH STUB LEADS AND METHODS
In a described example, a semiconductor device package (400) includes: a semiconductor die (405) mounted to a device side surface of a device unit of a package substrate (430), the device unit having leads (409) extending from a die mount area; electrical connections (419) between bond pads on the semiconductor die and the leads of the device unit; and mold compound (423) covering the semiconductor die (405), the electrical connections, and portions of the leads, the mold compound forming the body of a semiconductor device package (400) for the semiconductor die having a board side surface (426), and opposing top side surface, and sides between the board side surface and the top side surface; wherein the leads extend outwards on two opposite sides from the body of the semiconductor device package formed by the mold compound and the leads have a board side surface that is coplanar with the board side surface of the mold compound.
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
An apparatus (200A, FIG. 2A) includes: a driver circuit (280) having a driver output, the driver circuit (280) including a pulse width modulation (PWM) circuit (288) configured to provide a PWM signal at the driver output at a frequency; a sensing circuit (244A) having a sense input (246, 248) and a sense output (258); and a processing circuit (260A) having a processing input (262) and a processing output (266), the processing input coupled to the sense output (246, 248), the processing circuit (260A) including a filter (274) having zeros at the frequency and multiples of the frequency.
H03K 5/1252 - Suppression ou limitation du bruit ou des interférences
G01R 19/25 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe utilisant une méthode de mesure numérique
26.
ELECTRONIC DEVICE WITH INTERIOR AND PERIPHERAL LEADS
An electronic device (100) includes peripheral first leads (111), interior second leads (112), a first package structure (108) extending on top sides of the peripheral first leads (111) and interior second leads (112), and on upper first portions of lateral sides of the interior second leads (112), and a second package structure (109) extending laterally around lower second portions of the lateral sides of the interior second leads (112), the second package structure (109) exposing the bottom side of each of the peripheral first leads (111) and exposing one lateral side of each of the peripheral first leads (111), the second package structure (109) exposing the bottom side of each of the interior second leads (112).
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 23/28 - Encapsulations, p. ex. couches d’encapsulation, revêtements
In examples, a microelectromechanical device comprises a moveable element (604) configured to contact a portion of a surface (610), and an ionic liquid (612) on the portion of the surface.
An inductor-inductor-capacitor (LLC) converter (100) may include a pulse width modulation (PWM) controller (170) that holds a duty cycle of control signals (CTLA, CTLB) at a desired ratio, such as 50%. The control system may include a counter (241) that is configured to count up and down and is further configured to generate event signals that are received at the inputs of a latch (221). An event signal may cause and output value of the latch to change from high to low or vice versa. There may be further circuits (230) to add delay and/or inversion to generate multiple control signals from the output of the latch.
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
29.
WAKE-UP RECEIVER IN CONTROLLER-AREA-NETWORK TRANSCEIVERS
A controller area network (CAN) transceiver including a transmitter (200), a receiver (208), a wake-up receiver (210) including an attenuator (410), a gain stage (420), a comparator (450), a pulse filter (460), and wake-up monitor logic (470). The gain stage (420) includes an offset generation circuit (500), a common-gate amplifier (510), and first and second resistors (508H, 508L). The first and second resistors (508H, 508L) are coupled between outputs of the attenuator (410) to develop a common mode voltage (VCM). The offset generation circuit is referenced to the common mode voltage. The pulse filter can include start/stop logic (600), a transistor (602), a third resistor (604) and a first capacitor (612) coupled to one input of a second comparator (620), and a fourth resistor (604) and a second capacitor (616) coupled to another input of the second comparator.
G05F 3/10 - Régulation de la tension ou du courant là où la tension ou le courant sont continus utilisant des dispositifs non commandés à caractéristiques non linéaires
H03K 5/24 - Circuits présentant plusieurs entrées et une sortie pour comparer des impulsions ou des trains d'impulsions entre eux en ce qui concerne certaines caractéristiques du signal d'entrée, p. ex. la pente, l'intégrale la caractéristique étant l'amplitude
A circuit includes an amplifier (110), a capacitor (202), a resistor (206), a voltage controlled current source (VCCS) (210), and a differentiator circuit (208). The amplifier (110) has a feedback input, a reference input, and an error output. The capacitor (202) has a first capacitor terminal coupled to the error output, and second capacitor terminal. The resistor (206) has a first resistor terminal coupled to the second capacitor terminal, and a second resistor terminal. The VCCS (210) has a first terminal coupled to the first capacitor terminal, a second terminal coupled to the second resistor terminal, and a VCCS input. The differentiator circuit (208) has an input coupled to the second resistor terminal, and an output coupled to the VCCS input.
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/15 - Dispositions de réduction des ondulations d'une entrée ou d'une sortie en courant continu utilisant des éléments actifs
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
A system (100) includes an electronic device (110) that is configured to transmit first energy and first data over a first link and to transmit second energy and second data over a second link. The system also includes another electronic device (120) that is configured to receive the first energy and the first data over the first link and to receive the second energy and the second data over the second link. The first link and the second link may be configured to be synchronized or unsynchronized, and the communications may be in joint mode or duplicate mode.
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
H02J 50/10 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique utilisant un couplage inductif
H02J 50/80 - Circuits ou systèmes pour l'alimentation ou la distribution sans fil d'énergie électrique mettant en œuvre l’échange de données, concernant l’alimentation ou la distribution d’énergie électrique, entre les dispositifs de transmission et les dispositifs de réception
In one example, an integrated circuit (IC) (100) comprises a dielectric layer (122) over a semiconductor substrate (102), a resistive layer (124) over the dielectric layer (122), a metal interconnect trace (138A) over a header end (123A) of the resistive layer (124), a via (134A) extending from the metallic interconnect trace (138A) toward the resistive layer (124), and a metallic barrier layer (130) between the via (134A) and the resistive layer (124).
H10D 80/20 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif couvert par la présente sous-classe l’au moins un dispositif étant couvert par les groupes , p. ex des ensembles comprenant des condensateurs, des transistors FET de puissance ou des diodes Schottky
An apparatus (400, Fig. 8) comprising a first switch (MN4a) coupled between a first power terminal (853) and a first inverter terminal (423a), the first switch (422a) having a first switch control input (gate of MN4a). A second switch (MN3a) is coupled between the first inverter terminal (423a) and a second power terminal (854), the second switch (MN3a) having a second switch control input (gate of MN3a). A third switch (MN2a) is coupled between the second power terminal (854) and a second inverter terminal (423b), the third switch (MN2a) having a third switch control input (gate of MN2a). A fourth switch (MN1a) is coupled between the second inverter terminal (423b) and a reference terminal (855), the fourth switch (MN1a) having a fourth switch control input (gate of MN1a). An inverter circuit (423) is coupled between first (423a) and second (423b) inverter terminals, the inverter circuit having outputs (423c and 423d) coupled to primary side terminals (440a and 440b).
H02M 7/483 - Convertisseurs munis de sorties pouvant chacune avoir plus de deux niveaux de tension
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
H02M 1/36 - Moyens pour mettre en marche ou arrêter les convertisseurs
H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans la sous-classe
34.
SEMICONDUCTOR DEVICES WITH OXIDIZED LAYER SEGMENTS IN DEVICE REGIONS
Semiconductor devices with oxidized layer segments in a barrier layer are described. In some examples, a semiconductor device (300) includes a semiconductor substrate (302), a channel layer (306) over the semiconductor substrate (302), and a barrier layer (310) over the channel layer (306). The semiconductor device (300) further includes an oxidized layer (319) including a first segment (316B) formed only in a portion of a drain access region (305C) of the semiconductor device (300).
H01L 21/02 - Fabrication ou traitement des dispositifs à semi-conducteurs ou de leurs parties constitutives
H01L 21/322 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour modifier leurs propriétés internes, p. ex. pour produire des défectuosités internes
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
H10D 64/68 - Électrodes ayant un conducteur couplé capacitivement à un semi-conducteur par un isolant, p. ex. électrodes du type métal-isolant-semi-conducteur [MIS] caractérisées par l’isolant, p. ex. par l’isolant de grille
In an embodiment, a method includes determining a first upcoming transmission from a device (105) in a first communication channel (112-1) during a first time window (113-1) and determining a first aggregate parameter (117) associated with transmissions of the device (105) in the first communication channel (112-1) during the first time window (113-1). In response to determining that the first aggregate parameter (117) does not exceed the threshold parameter level, the method includes transmitting the first upcoming transmission (114) in the first communication channel (112-1) during the first time window (113-1) without listening to the first communication channel (112-1).
An integrated circuit includes a driver circuit (350) having a driver input (e.g., PWM), a driver output (output of 350), a power terminal (power input to 350 ), and a reference terminal (352); and a bias circuit (360 and 362) having a first terminal (e.g., 306/332), a second terminal (e.g., 308/334), a bias control terminal (common anode of 360 and 362), and a bias output (common anode of 360 and 362). The bias output is coupled to the reference terminal. The bias circuit includes a first transistor (e.g., transistor that forms diode 362) coupled between the first terminal and the bias output, and a second transistor (e.g., transistor that forms diode 360) coupled between the bias output and the second terminal. The first transistor has a first control terminal (gate), the second transistor has a second control terminal (gate), and the first control terminal and the second control terminal are coupled to the bias control terminal to receive a same control signal from the bias control terminal.
H03K 17/06 - Modifications pour assurer un état complètement conducteur
H03K 17/687 - Commutation ou ouverture de porte électronique, c.-à-d. par d'autres moyens que la fermeture et l'ouverture de contacts caractérisée par l'utilisation de composants spécifiés par l'utilisation, comme éléments actifs, de dispositifs à semi-conducteurs les dispositifs étant des transistors à effet de champ
Integrated circuit devices (300, 400, 500, 600, 700, 800), and related methods of manufacturing, that include a metal-insulator-metal capacitor (MIMCAP) (305) in a dielectric layer (310) over a semiconductor substrate (315). The MIMCAP has a top plate (320, 335) and a bottom plate (325) having a lateral perimeter defining a bottom plate lateral area. A first metal interconnect layer (340) over the MIMCAP is connected to the top plate. A second metal interconnect layer (350, 405, 550, 650, 750, 850) below the MIMCAP touches the bottom plate. A contact area (327) between the second metal interconnect layer and the bottom plate is less than the bottom plate lateral area.
H10D 1/68 - Condensateurs n’ayant pas de barrières de potentiel
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
38.
LDMOS NANOSHEET TRANSISTOR INCLUDING A NANOSHEET DRIFT REGION FIELD PLATE
A microelectronic device (100) includes a nanosheet laterally-diffused metal oxide semiconductor (LDMOS) transistor (101). The nanosheet transistor (101) includes a source region (132) and a drain region (133) having a first conductivity type that extend into a semiconductor substrate (104). A nanosheet region (116) including semiconducting nanosheet layers (114) extend between the source region (132) and the drain region (133). The nanosheet layers (114) alternate with gate conductor layers (142) that extend between the source region (132) and the drain region (132). The nanosheet layers (114) also alternate with field plate conductor layers (157) that extend between the gate conductor layers (142) and the drain region (133).
An example apparatus includes: current source circuitry (330) having a first terminal, a second terminal, a third terminal, and a fourth terminal; current sink circuitry (340) having a first terminal, a second terminal, a third terminal, and a fourth terminal; common mode voltage circuitry (350) having a first terminal and a second terminal, the first terminal of the common mode voltage circuitry coupled to the first terminal of the current source circuitry and the first terminal of the current sink circuitry, the second terminal of the common mode voltage circuitry coupled to the second terminal of the current source circuitry and the second terminal of the current sink circuitry; idle current source circuitry (310) having a terminal coupled to the third terminal of the current source circuitry; and feedback current source circuitry (320) having a terminal coupled to the fourth terminal of the current source circuitry.
H03F 3/185 - Amplificateurs à basse fréquence, p. ex. préamplificateurs à fréquence musicale comportant uniquement des dispositifs à semi-conducteurs comportant des dispositifs à effet de champ
H03F 3/187 - Amplificateurs à basse fréquence, p. ex. préamplificateurs à fréquence musicale comportant uniquement des dispositifs à semi-conducteurs dans des circuits intégrés
H03F 3/21 - Amplificateurs de puissance, p. ex. amplificateurs de classe B, amplificateur de classe C comportant uniquement des dispositifs à semi-conducteurs
H03F 3/217 - Amplificateurs de puissance de classe DAmplificateurs à commutation
An example apparatus includes: monitor circuitry configured to: determine (806) a first transistor within half bridge converter circuitry is powered on for a first amount of time during a switching cycle of the half bridge converter circuitry; determine (808) a second transistor within the half bridge converter circuitry' is powered on for a second amount of time during the switching cycle; and digital to analog converter (DAC) circuitry coupled to the monitor circuitry, the DAC circuitry configured to inject (819) an amount of current into (818) the half bridge converter circuitry to correct an error, the amount of the current based on a difference between the first amount of time and the second amount of time.
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/38 - Moyens pour empêcher la conduction simultanée de commutateurs
H02M 3/00 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
41.
INTEGRATOR CIRCUIT WITH TRIMMABLE COMPONENT AND CALIBRATION CONTROL CIRCUIT
A circuit includes an integrator circuit (1100). The integrator circuit includes: an operational amplifier (1122) having an input terminal (1124) and an output terminal (1128); and a trimmable component (1142) having a first terminal (1146), a second terminal (1148), and a control terminal (1144). The first terminal (1146) of the trimmable component (1142) is coupled to the input terminal (1124), and the second terminal (1148) of the trimmable component (1142) coupled to the output terminal (1128); and a calibration control circuit (1112) having a first terminal (1116) and a second terminal (1121), the first terminal (1116) of the calibration control circuit (1112) coupled to the output terminal (1128), and the second terminal (1121) of the calibration control circuit (1112) coupled to the control terminal (1144) of the trimmable component (1142).
G06G 7/186 - Dispositions pour l'exécution d'opérations de calcul, p. ex. amplificateurs spécialement adaptés à cet effet pour l'intégration ou la différentiation utilisant des éléments capacitifs utilisant un amplificateur opérationnel comportant une capacité ou une résistance dans la boucle de rétroaction
H03F 3/04 - Amplificateurs comportant comme éléments d'amplification uniquement des tubes à décharge ou uniquement des dispositifs à semi-conducteurs comportant uniquement des dispositifs à semi-conducteurs
A method (1000) forms an integrated circuit by forming (1004) circuitry relative to a first side of a semiconductor layer and (1008) an alphanumeric character having a plurality of linear segments on a surface comprising, or fixed relative to, a second side of the semiconductor layer opposite the first side. The forming of an alphanumeric character comprises controlling a tip (114_T) of a laser (114) to point to a series of laser pulse target positions along a path of the surface while enabling the laser to selectively apply light pulses to form a surface depression corresponding to each light pulse and along at least a portion of the path, the path traversing from a first linear segment of the plurality of linear segments to a final linear segment of the plurality of linear segments, without any segment of the plurality of segments having a start point overlapping a start point of a previously-formed segment.
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/544 - Marques appliquées sur le dispositif semi-conducteur, p. ex. marques de repérage, schémas de test
B41J 2/47 - Machines à écrire ou mécanismes d'impression sélective caractérisés par le procédé d'impression ou de marquage pour lequel ils sont conçus caractérisés par l'irradiation sélective d'un matériau d'impression ou de transfert d'impression utilisant la combinaison du balayage et de la modulation de lumière
B23K 26/00 - Travail par rayon laser, p. ex. soudage, découpage ou perçage
43.
METHODS AND APPARATUS TO MULTIPLEX DIFFERENTIAL SIGNALS BETWEEN MULTIPLE PORTS
An example apparatus having a first and second data terminal (DATAP, DATAM) and including a first transistor (225, 235) having a first terminal, a second terminal, and a control terminal; a second transistor (230, 240) having a first terminal and a control terminal, the first terminal of the second transistor coupled to the first terminal of the first transistor; a third transistor (245. 255) having a first terminal, a second terminal, and a control terminal; a fourth transistor (250, 260) having a first terminal and a control terminal, the first terminal of the fourth transistor coupled to the first terminal of the third transistor; and gate driver circuitry (220) having a first terminal, and a second terminal, the first terminal of the gate driver circuitry coupled to the first data terminal, and the second terminal of the first transistor, the second terminal of the gate driver circuitry coupled to the second data terminal and the second terminal of third transistor.
H03K 19/0175 - Dispositions pour le couplageDispositions pour l'interface
G09G 5/00 - Dispositions ou circuits de commande de l'affichage communs à l'affichage utilisant des tubes à rayons cathodiques et à l'affichage utilisant d'autres moyens de visualisation
H03K 17/693 - Dispositifs de commutation comportant plusieurs bornes d'entrée et de sortie, p. ex. multiplexeurs, distributeurs
An apparatus includes a two-level converter circuit (120), a higher-level converter circuit (130) (having switches), and a controller (140). The controller receives a feedback signal (112) associated with the two-level/higher-level converter circuits and generates a control signal (142) based on the feedback signal. The apparatus operates in one of three modes (first/second/third modes) based on the control signal (142). In the first mode, the apparatus operates as a two-level converter to generate a two-level output voltage from an input voltage. In a second mode, the apparatus operates as a higher-level converter to increase a number of levels to more than two-levels for the output voltage. In a third mode, the apparatus transitions between the first/second modes where the apparatus operates as the two-level converter and where the switches of the higher-level converter circuit are activated for a period of time to generate a zero voltage at a switching connection point of the apparatus.
H02M 7/483 - Convertisseurs munis de sorties pouvant chacune avoir plus de deux niveaux de tension
H02M 7/5387 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs, p. ex. onduleurs à impulsions à un seul commutateur dans une configuration en pont
H02M 7/5395 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant alternatif sans possibilité de réversibilité par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs, p. ex. onduleurs à impulsions à un seul commutateur avec commande automatique de la forme d'onde ou de la fréquence de sortie par modulation de largeur d'impulsions
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/44 - Circuits ou dispositions pour corriger les interférences électromagnétiques dans les convertisseurs ou les onduleurs
45.
SHORT CIRCUIT PROTECTION WITH TEMPERATURE COMPENSATION
THRTHR). The first reference voltage terminal is adapted to be coupled to a first transistor current terminal (402 drain), and the second reference voltage terminal is coupled to the first amplifier input (408). A negative temperature coefficient (NTC) resistor (422) has first and second NTC terminals. The first NTC terminal is adapted to be coupled to a second transistor current terminal (402 source), and the second NTC terminal is coupled to the second amplifier input (410). A transistor shutoff signal is provided at the amplifier output (412) responsive to a voltage at the second amplifier input (410) being greater than a voltage at the first amplifier input (408).
G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée
G01R 19/32 - Compensation des variations de température
H02H 1/00 - Détails de circuits de protection de sécurité
H02H 3/087 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion sensibles à une surcharge pour des systèmes à courant continu
An example method includes: computing a difference metric 655 between first sensed data 635A and second sensed data 635B, wherein the first sensed data is associated with a first region in a field of view of a sensor, and wherein second sensed data is associated with a second region in the field of view; determining that the first sensed data is distinguishable from the second sensed data using the difference metric; and detecting occupancy 665 in the first region in response to determining that the first sensed data is distinguishable from the second sensed data.
G01S 7/41 - Détails des systèmes correspondant aux groupes , , de systèmes selon le groupe utilisant l'analyse du signal d'écho pour la caractérisation de la cibleSignature de cibleSurface équivalente de cible
G01S 13/04 - Systèmes déterminant la présence d'une cible
G01S 13/536 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses utilisant la transmission d'ondes continues non modulées, ou modulées en amplitude, en fréquence ou en phase
G01S 13/56 - Discrimination entre objets fixes et mobiles ou entre objets se déplaçant à différentes vitesses pour la détection de présence
G01S 13/931 - Radar ou systèmes analogues, spécialement adaptés pour des applications spécifiques pour prévenir les collisions de véhicules terrestres
A circuit (100) can include a first switch (102) and a second switch (104). The first switch (122) has first and second current terminals and a first control terminal (112), in which the first or second current terminal is coupled to a switch output (114). The second switch (104) has third and fourth current terminals and a second control terminal (120), in which the second control terminal (120) is coupled to the first control terminal (112), and the fourth current terminal is coupled to the switch output (114). A switch network (106) is coupled between the first switch (102) and the second switch (104).
H03K 17/082 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension par réaction du circuit de sortie vers le circuit de commande
H03K 17/14 - Modifications pour compenser les variations de valeurs physiques, p. ex. de la température
G01R 19/00 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe
H02M 1/00 - Détails d'appareils pour transformation
48.
LINEARIZATION OF DELAY DOMAIN ANALOG-TO-DIGITAL CONVERTERS
A delay-domain anal og-to-digi tai converter (ADC) (200) including first and second ADCs (240, 241) and corresponding look-up table (LUT) memories (250, 251), and calibration method for the same. Control logic controls the first ADC (240) to convert (402) a first analog level plus a first offset to a first digital value; controls the second ADC (241) to convert the first analog level plus a second offset to a second digital value; and computes a first difference value between the first and second digital values. The control logic is further controls the first ADC to convert the first analog level minus the first offset to a third digital value; controls the second ADC to convert the first analog level plus the second offset to a fourth digital value; computes a second difference value between the third and fourth digital values; and adjusts a correction value associated with the first analog level in the LUT memory (250) based on a third difference between the first and second difference values.
An apparatus (800 or 804 only) includes an integrated circuit comprising a power stage (834) having a control input (input to power stage 834) and a voltage output terminal (output of power stage 834), and a controller (830 and 832) that has a feedback voltage input, an error signal input, and a control output of PWM signal generator (32). The control output is coupled to the control input of the power stage. The controller is configurable to provide a modulated signal at the control output responsive to a first signal (VFB) at the feedback voltage input and a second signal (DC loop control signal Verror) at the error signal input. The second signal includes an integral of a difference between the first signal and a reference signal (VREF). In some examples, the second signal is generated by an integral controller (814) and is used by multiple integrated circuits (804, 806, and 808) to control multiple power stages in a multiphase power converter (800).
H02M 1/00 - Détails d'appareils pour transformation
H02M 3/157 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation avec commande numérique
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
50.
DIRECT MEMORY ACCESS CONTROLLER FOR DETECTING TRANSIENT FAULTS
Various embodiments of the present disclosure relate to managing transient faults within storage elements, and in particular, to maintaining the integrity of data stored in memory (109). In one example embodiment, a technique for performing a data integrity process (200) is provided. The technique first includes accessing address data stored in a first location (111) in memory (109) such that the address data is indicative of a second location (113) in memory (109). The technique then includes accessing data stored in the second location (113) in memory (109) and generating a data integrity value based on the accessed data. Once generated, the technique includes performing a comparison between the data integrity value and a reference value associated with the accessed data. If the comparison shows the data integrity value matches the reference value, then the technique includes outputting a positive indication. Else, the technique includes outputting a negative indication.
G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p. ex. acces direct à la mémoire, vol de cycle
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p. ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p. ex. contrôle de parité, exclusion des 9 ou des 11
51.
SEMICONDUCTOR DEVICE WITH DRAIN ELECTRICAL CONTACT FORMING JUNCTIONS HAVING DIFFERENT ENERGY BARRIER HEIGHTS TO DRAIN LAYER
A semiconductor device (500), such as a GaN-based high electron mobility transistor, includes a hybrid drain contact structure over a channel layer (510) and a barrier layer (520). The hybrid drain contact structure includes a first drain contact (550) electrically coupled to the channel layer (510), a semiconductor layer (552) over the barrier layer (520) and including a first semiconductor portion and a second semiconductor portion, and a second drain contact on the semiconductor layer (552) and electrically coupled to the first drain contact (550). The second drain contact includes a first metal portion (554) and a second metal portion (556). The first metal portion (554) and the first semiconductor portion form a first junction (570) having a first energy barrier height. The second metal portion (556) and the second semiconductor portion form a second junction (574) having a second energy barrier height lower than the first energy barrier height.
H10D 30/47 - Transistors FET ayant des canaux à gaz de porteurs de charge de dimension nulle [0D], à une dimension [1D] ou à deux dimensions [2D] ayant des canaux à gaz de porteurs de charge à deux dimensions, p. ex. transistors FET à nanoruban ou transistors à haute mobilité électronique [HEMT]
H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
H10D 64/64 - Électrodes comprenant une barrière de Schottky à un semi-conducteur
H10D 64/23 - Électrodes transportant le courant à redresser, à amplifier, à faire osciller ou à commuter, p. ex. sources, drains, anodes ou cathodes
52.
SIGNAL AND POWER ISOLATION WITH DOUBLE ISOLATION BARRIER
A packaged integrated circuit (IC) (300) including a package substrate (110). The package substrate includes pins (321); a first metal layer (323) on the pins; a second metal layer (325) on the first metal layer; vias (322, 324, 326) on the second metal layer; an insulation material (308a, 308b) covering the pins, the first metal layer, the second metal layer, and the vias, and exposing surfaces of the pins and the vias. The packaged IC further includes a semiconductor die (101) on the package substrate, the semiconductor die having a surface (301) opposing the second metal layer; metal posts (305a, 305b) coupled between the semiconductor die and the exposed surfaces of the vias (326); and a mold compound (304, 304a) covering the semiconductor die and the metal posts, in which the surface is separated from the second metal layer (325) by the insulation material (308a) and the mold compound (304a).
H01L 25/07 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans une seule des sous-classes , , , , ou , p. ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans la sous-classe
H01L 25/16 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types couverts par plusieurs des sous-classes , , , , ou , p. ex. circuit hybrides
H01F 19/04 - Transformateurs ou inductances mutuelles appropriés au maniement des fréquences situées bien au-delà de la bande acoustique
H02M 3/00 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu
H04B 5/26 - Couplage inductif utilisant des bobines
H05K 1/16 - Circuits imprimés comprenant des composants électriques imprimés incorporés, p. ex. une résistance, un condensateur, une inductance imprimés
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
53.
METHODS AND APPARATUS TO DISCONNECT CIRCUITRY RESPONSIVE TO A FAULT CONDITION
An example apparatus includes: a supply terminal (V SOURCE); fuse circuitry (208) having a first terminal, a second terminal, and an enable terminal (EN), the first terminal of the fuse circuitry (208) coupled to the supply terminal; fault circuitry (220) having an enable terminal (EN) and a fault terminal (FAULT), the enable terminal coupled to the supply terminal, the fault terminal coupled to the enable terminal of the fuse circuitry' (208); and converter circuitry (216) having a terminal coupled to the second terminal of the fuse circuitry (208).
H02H 7/12 - Circuits de protection de sécurité spécialement adaptés aux machines ou aux appareils électriques de types particuliers ou pour la protection sectionnelle de systèmes de câble ou de ligne, et effectuant une commutation automatique dans le cas d'un changement indésirable des conditions normales de travail pour convertisseursCircuits de protection de sécurité spécialement adaptés aux machines ou aux appareils électriques de types particuliers ou pour la protection sectionnelle de systèmes de câble ou de ligne, et effectuant une commutation automatique dans le cas d'un changement indésirable des conditions normales de travail pour redresseurs pour convertisseurs ou redresseurs statiques
A current sensor circuit (100) includes a sensing resistor (138) having a first node (143) adapted to be coupled to a high side terminal (142) of a voltage supply and a second node (144) adapted to be coupled to a high side terminal of a DUT (104) (device under test). A low side terminal of the DUT (104) is coupled to a first ground node (154). The current sensor circuit (100) includes a difference amplifier (108) coupled to the first node (143) and the second node (144) of the sensing resistor (138). A low side power terminal (130) of the difference amplifier (108) is coupled to a second ground node (134), and the second ground node (134) is coupled to the high side terminal of the DUT (104). The current sensor circuit (100) also includes an isolation DC (direct current)-to-DC converter (110) having an output coupled to a high side power terminal (126) of the difference amplifier (108).
G01R 19/00 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe
G01R 1/20 - Modifications des éléments électriques fondamentaux en vue de leur utilisation dans des appareils de mesures électriquesCombinaisons structurelles de ces éléments avec ces appareils
G01R 1/30 - Combinaison structurelle d'appareils de mesures électriques avec des circuits électroniques fondamentaux, p. ex. avec amplificateur
G01R 19/25 - Dispositions pour procéder aux mesures de courant ou de tension ou pour en indiquer l'existence ou le signe utilisant une méthode de mesure numérique
H02M 3/00 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu
In some examples, a circuit (200) includes a reference signal generator (204), a comparator (205), a one-shot circuit (210), and a gate driver (202). The reference signal generator has first and second input terminals and an output terminal, the first input terminal of the reference signal generator configured to receive a discharge time select value, and the second input terminal of the reference signal generator configured to receive a stop voltage select value. The comparator has first and second input terminals, and an output terminal, the first input terminal of the comparator configured to receive a sensed voltage, and the second input terminal of the comparator coupled to the output terminal of the reference signal generator. The one-shot circuit has first and second input terminals, and an output terminal, the first input terminal coupled to the output terminal of the comparator, and the second input terminal configured to receive an on-time value. The gate driver has an input terminal and an output terminal, the input terminal of the gate driver coupled to the output terminal of the one-shot circuit.
H03K 17/082 - Modifications pour protéger le circuit de commutation contre la surintensité ou la surtension par réaction du circuit de sortie vers le circuit de commande
B60L 58/10 - Procédés ou agencements de circuits pour surveiller ou commander des batteries ou des piles à combustible, spécialement adaptés pour des véhicules électriques pour la surveillance et la commande des batteries
H02M 1/32 - Moyens pour protéger les convertisseurs autrement que par mise hors circuit automatique
In some examples, a circuit (204) includes an amplifier (302) and a comparator (304). The amplifier has an output terminal, first and second input terminals, and an enable terminal, the second input terminal of the amplifier coupled to the output terminal of the amplifier. The comparator has an output terminal and first and second input terminals, the first input terminal of the comparator coupled to the first input terminal of the amplifier, and the output terminal of the comparator coupled to the enable terminal of the amplifier.
An example apparatus (210) includes current source circuitry (220) having a control terminal; charging circuitry (226) having a first terminal and a second terminal; capacitor circuitry (228) having a first terminal, a second terminal, a third terminal, and a fourth terminal, the first terminal of the capacitor circuitry coupled to the second terminal of the charging circuitry. the second terminal of the capacitor circuitry coupled to the third terminal of the charging circuitry; and comparator circuitry (233) having a first terminal, a second terminal, and an output terminal, the first terminal of the comparator circuitry coupled to the third terminal of the capacitor circuitry, the second terminal of the comparator circuitry coupled to the fourth terminal of the capacitor circuitry, the output terminal of the comparator circuitry coupled to the control terminal of the current source circuitry.
H03K 17/16 - Modifications pour éliminer les tensions ou courants parasites
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
An electronic device (100) includes a package structure (108), a conductive terminal (114) exposed outside the package structure (108) and having a nanotwin plated layer (116), a semiconductor die (112) in the package structure (108), and a bond wire (115) enclosed by the package structure (108) and having a first end (117) and a second end (119), the first end (117) connected to the semiconductor die (112) by a first bond (118), and the second end (119) connected to the nanotwin plated layer (116) by a second bond (120). A method includes performing a plating process that forms a nanotwin plated layer (116) on a conductive terminal (114), and performing a wirebonding process that forms a bond wire (115) having a first end (117) connected to a semiconductor die (112) by a first bond (118), and a second end (119) connected to the nanotwin plated layer (116) by a second bond (120).
A controller device (204) may coordinate a multitude of advertising devices (211-213) so that the advertising devices may have respective advertising intervals and timing offsets, thereby avoiding collision. As a result, the multitude of advertising devices may participate in a synchronized advertising train (SAT). In one example, the multitude of advertising devices are associated with a single peripheral device and share an identity address, though the advertising devices may have different resolvable private addresses. A connecting (central) device (202) may respond to advertising packets of the SAT, and each of the advertising devices may then receive the response from the connecting device, measure a signal quality of the connecting device, and provide signal quality metric data to the controller device. The controller device may then select one of the advertising devices to establish a connection with the connecting device based upon the received signal quality metric data.
H04W 4/80 - Services utilisant la communication de courte portée, p. ex. la communication en champ proche, l'identification par radiofréquence ou la communication à faible consommation d’énergie
A device includes an analog-to-digital converter 120 and a control circuit 105 coupled to the ADC 120. The ADC 120 is configured to receive a first analog signal 104, receive a first clock signal 117, and generate a first set of digital values 118 corresponding to the first analog signal 104 based on the first clock signal 117. The control circuit 105 is configured to determine that a change in the first set of digital values satisfies a first threshold value and increase the first clock signal 117 from a first frequency to a second frequency in response to determining that the change in the first set of digital values satisfies the first threshold value.
A lookup table engine (100) may be implemented in hardware logic and yet provide operation for a multitude of different communication protocols and packet types. A lookup table memory (112) may be populated with rules that indicate, among other things, which bytes of a particular packet to extract, which comparisons to make to those extracted bytes, and actions to be taken based on the results of the comparisons. The lookup table engine may be implemented within a network accelerator (800), which receives a packet, and a processor core (808) of the network accelerator may offload lookup operations to the lookup table engine.
A hardware-based queue manager (100) is implemented in a network accelerator (500). The queue manager may receive input from a processor core into a set of registers designated for that processor core. Other sets of registers may be designated for other processor cores. The queue manager reads the input in the set of registers, which triggers the queue manager to begin a transaction, such as reading or writing to a queue data structure in a data memory (114). The queue data structure may handle multiple sizes of queue data structures.
In an embodiment, a method includes: transmitting, by a first device (202), a first synchronization sequence (2802) in a single first synchronization channel of a plurality of channel; after transmitting the first synchronization sequence, transmitting, by the first device (202), first data (2504, 2506, 2508) associated with the first synchronization sequence (2802) according to a first hopping sequence (2804) using a single channel of the plurality of channels at a time; after transmitting the first data, transmitting, by the first device (202), a second synchronization sequence in a single second synchronization channel of the plurality of channels; and after transmitting the second synchronization sequence (2802), transmitting, by the first device (202), second data (2504, 2506, 2508) associated with the second synchronization sequence (2802) according to a second hopping sequence (2804) using a single channel of the plurality of channels at a time.
A packet receiver (100) in a network accelerator (600) may be based on hardware logic. The packet receiver may be configured so that, once it receives a packet, it may transmit to a memory manager (121) an indication of the packet size and may perform a read operation on the memory manager to read a pointer to a data allocation for the packet size. Once the packet receiver receives the allocation, it may store the packet into an allocated address range in a data memory (124).
A method includes receiving a signal (202) to turn on a hybrid power switch circuitry (240) when the received signal is asserted. The method further includes generating a first and a second logic signal (output of 220) in response to the received signal (202) and a feedback signal (output of 250) generated in response to a signal received from one or more switches (input of 250). The method includes driving (230) a silicon device (242) based on the first logic signal and driving (230) a wide bandgap device (244) based on the second logic signal. The method includes generating the feedback signal based on whether the silicon device (242) or the wide bandgap device (244) is on or off.
In described examples, a device includes first (222) and second memories, an arithmetic pipeline (212), a write pipeline (214), and a controller (202). Update requests include an ADD value and a memory location indicator of the second memory. The first memory (222) receives and stores a first update request at a tail memory location (228). A read of the second memory is controlled responsive to a read of a second memory location indicator of a second update request from an intermediate memory location (226) of the first memory (222), and a responsive read data is stored at the intermediate memory location (226). A third update request and a read data are read from a head memory location (224) of the first memory (222), and provided to the arithmetic pipeline (212). The arithmetic pipeline (212) adds the corresponding ADD value and read data to generate a result, which is provided to the write pipeline (214). The write pipeline (214) responsively generates a write transaction.
A circuit includes a controller (128) configured to control switching of a first transistor and a second transistor in switching converter. The controller (128) includes a compensation loop and a deadtime circuit (308). The compensation loop is configured to provide a compensation value. The deadtime circuit (308) is configured to determine a deadtime value based on the compensation value. The deadtime value defines an interval between turn-off of the first transistor and turn-on of the second transistor.
H02M 1/00 - Détails d'appareils pour transformation
H02M 1/38 - Moyens pour empêcher la conduction simultanée de commutateurs
H02M 3/335 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu avec transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrodes de commande pour produire le courant alternatif intermédiaire utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs
68.
METHODS AND APPARATUS TO SYNCHRONIZE MULTI-PHASE CONVERTERS
An example apparatus (206 A) to control a power stage circuit (204A) includes: programmable circuitry configured to: generate, in response to an instruction from an external controller (206B), a pulse in a first local clock signal (226A), the pulse in the first local clock signal generated when a fly capacitor in the power stage circuit has discharged for a discharge period that is less than a threshold amount of time; and generate a pulse in a second local clock signal (228A) after the fly capacitor has charged for a charge period, wherein a length of the charge period is based on the length of the discharge period.
H02M 3/07 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des résistances ou des capacités, p. ex. diviseur de tension utilisant des capacités chargées et déchargées alternativement par des dispositifs à semi-conducteurs avec électrode de commande
H02M 3/158 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation comprenant plusieurs dispositifs à semi-conducteurs comme dispositifs de commande finale pour une charge unique
H02M 1/00 - Détails d'appareils pour transformation
69.
ELECTRONIC DEVICE, SYSTEM AND INDUCTIVE SWITCHING TEST METHOD
An electronic device (100) includes a transistor (QI) having first and second transistor terminals (D, S) and a control terminal (G), a control circuit (106) connected to the control terminal (G), a first device terminal (102) connected to the first transistor terminal (D), a second device terminal (103) connected to the second transistor terminal (S), and a clamp circuit (DI, Zl) connected between the first transistor terminal (D) and the control terminal (G). A test method includes connecting a capacitor (Cl) to the first device terminal (102), connecting an output circuit (L2, C2, 116) to the second device terminal (103), precharging (204) the capacitor (Cl), disconnecting a precharge circuit (112) from the capacitor (Cl), precharging an inductor (LI), connecting (210) the inductor (LI) to the first device terminal (102) while the precharge circuit (112) is disconnected, and testing the transistor (QI) while a test current (IT) is flowing.
An apparatus is described which comprises a substrate (217) including a cavity and first and second anchors (part of 217). In at least one example, the apparatus comprises a cantilever (202) including a first portion (203), a second portion (202a), and a third portion (202b), the first portion (203) coupled between the second (202a) and third (202b) portions, the first portion (203) coupled to the first and second anchors (part of 217) and is suspended over the cavity, and a length (W1) of the first portion (203) along a dimension (y-direction) is shorter than respective lengths (W2) of the second (202a) and third (202b) portions along the dimension (y-direction).
In described examples, an integrated circuit (IC) includes a comparator (216, 218, and 220), a shift calculator (224), an aligner (226), a compressor (228), and an adder (230). The comparator (216, 218, and 220) determines a largest one of multiple exponents. The shift calculator (224) subtract the exponents from the determined largest exponent to provide a set of shift values. The aligner (226) shifts a subset of a set of data values in a least significant bit direction responsive to respective ones of the shift values to generate a first number of aligned data values. The compressor (228) generates a second number of compressed data values responsive to the first number of aligned data values. The second number is less than the first number. An adder (230) sums the compressed data values.
G06F 7/483 - Calculs avec des nombres représentés par une combinaison non linéaire de nombres codés, p. ex. nombres rationnels, système de numération logarithmique ou nombres à virgule flottante
G06F 7/544 - Méthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs n'établissant pas de contact, p. ex. tube, dispositif à l'état solideMéthodes ou dispositions pour effectuer des calculs en utilisant exclusivement une représentation numérique codée, p. ex. en utilisant une représentation binaire, ternaire, décimale utilisant des dispositifs non spécifiés pour l'évaluation de fonctions par calcul
Voltage data capture circuits and techniques. In one example, a circuit includes a differential transconductance stage (306), a differential transimpedance stage (308), and an analog to digital converter (ADC) (304). The differential transconductance stage (306) is configured to convert a differential input voltage (318) into a differential current, and the differential transimpedance stage (308) is configured to convert the differential current into a differential output voltage. The ADC (304) is configured to sample the differential output voltage to produce a digital output signal (210). The circuit may further include a common-mode voltage regulator (310) configured to regulate a common-mode input voltage for the differential transimpedance stage (308). The circuit can be used, for instance, in a battery monitoring system, or other voltage monitoring application.
H03M 3/02 - Modulation delta, c.-à-d. modulation différentielle à un bit
H03F 1/08 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs
H03F 3/38 - Amplificateurs de courant continu, comportant un modulateur à l'entrée et un démodulateur à la sortieModulateurs ou démodulateurs spécialement conçus pour être utilisés dans de tels amplificateurs
An electronic device (100A, 100B) is provided and includes a substrate (102) having a metal trace layer (110) disposed therein and a die (120) having an active surface (118). The die (120) is disposed on a side of the substrate (102) where the active surface (118) of the die (120) is in electrical contact with an exposed surface (116) of the metal trace layer (110). A protective layer (140) is disposed on an opposite side of the substrate (102) as the die (120). The protective layer (140) is disposed on non-metal portions of the substrate (102). A mold compound (144) encapsulates the die (120) and covers all but one surface of the substrate (102), where the one surface not covered faces away from the die (120).
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/485 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p. ex. fils de connexion ou bornes formées de couches conductrices inséparables du corps semi-conducteur sur lequel elles ont été déposées formées de structures en couches comprenant des couches conductrices et isolantes, p. ex. contacts planaires
H01L 23/528 - Configuration de la structure d'interconnexion
A method may include a wireless device (132, 102) being able to switch between acknowledgment modes. A first acknowledgment mode (200) may employ one acknowledgment packet per data packet, and a second acknowledgment mode (300, 400, 500, 600, 700, 800, 900, 1000, 1200, 1300) may employ a multi-packet acknowledgment so that multiple packets may be acknowledged at a time. The wireless device may select one or the other acknowledgment mode based on, e.g., communication link quality.
An example device includes a first communication interface (128) having a first bandwidth, a second communication interface (130) having a second bandwidth, and selection circuitry (118) configured to aggregate communication associated with the first communication interface (128) and the second communication interface (130) to an aggregation interface (140) having a third bandwidth greater than the first bandwidth or the second bandwidth.
H04L 47/10 - Commande de fluxCommande de la congestion
H04W 4/70 - Services pour la communication de machine à machine ou la communication de type machine
H04L 69/22 - Analyse syntaxique ou évaluation d’en-têtes
H04L 69/323 - Protocoles de communication intra-couche entre entités paires ou définitions d'unité de données de protocole [PDU] dans la couche physique [couche OSI 1]
H04L 69/324 - Protocoles de communication intra-couche entre entités paires ou définitions d'unité de données de protocole [PDU] dans la couche liaison de données [couche OSI 2], p. ex. HDLC
H04L 67/12 - Protocoles spécialement adaptés aux environnements propriétaires ou de mise en réseau pour un usage spécial, p. ex. les réseaux médicaux, les réseaux de capteurs, les réseaux dans les véhicules ou les réseaux de mesure à distance
H04L 69/321 - Protocoles de communication inter-couches ou définitions d'unité de données de service [SDU]Interfaces entre les couches
An electronic device (100) includes an NPN bipolar transistor (QI) in an isolation tank region (103) of an n-type semiconductor layer (106) and having a p-type base region (Bl) (114, 118), an n-type emitter region (El) (116), and an n-type collector region (Cl) (110, 112) and a PNP bipolar transistor (Q2) in the isolation tank region (103) of the semiconductor layer (106) and having an n-type base (B2) formed by a portion of the n-type semiconductor layer (106), a p-type emitter (E2) formed by a portion of the p-type base region (Bl) (114, 118) of the NPN bipolar transistor (QI), and a p-type collector (C2) formed by a p-type second collector region (120, 122) in the isolation tank region (103) of the semiconductor layer (106) and spaced apart from the p-type base region (Bl) (114, 118) and from the n-type collector region (Cl) (110, 112) of the NPN bipolar transistor (QI).
H10D 62/13 - Régions semi-conductrices connectées à des électrodes transportant le courant à redresser, amplifier ou commuter, p. ex. régions de source ou de drain
H10D 84/60 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors BJT
A semiconductor package (100) includes a polymeric die pad (114) attached to a plurality of the leads (102a) of a lead frame portion (102). The polymeric die pad (114) is electrically non-conductive. The leads (102a) are electrically conductive, and extend to an exterior of the semiconductor package (100). The polymeric die pad (114) may be punched from a polymeric tape and pressed onto the leads (102a). The polymeric die pad (114) may be removed from a precut polymeric tape and placed on the leads (102a) by a pick-and-place operation. A semiconductor die (122) is attached to the polymeric die pad (114), opposite from the leads (102a). The semiconductor die (122) is electrically isolated from the leads (102a) by the polymeric die pad (114). The polymeric die pad (114) extends laterally past the semiconductor die (122) on all sides. The semiconductor package (100) may be formed by attaching the semiconductor die (122) to the polymeric die pad (114) after the polymeric die pad (114) is attached to the leads (102a).
A method (1100) forms an integrated circuit, by steps including forming (1104) a polysilicon layer having a first side over a semiconductor substrate having a top surface, forming (1106) over the semiconductor substrate a first resist layer having a second side spaced apart from the first side, forming (also 1106) a diode well extending into the semiconductor substrate between the first side and the second side, the diode well having a first conductivity type, forming (1108) over the semiconductor substrate a second resist layer having a third side, and forming (also 1108) a diode terminal extending into the semiconductor substrate between the first side and the third side, the diode terminal having an opposite second conductivity type and extending from the diode well along the top surface.
H10D 84/80 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET
79.
WAFER-LEVEL CHIP SCALE PACKAGE SEMICONDUCTOR DEVICES WITH LIGHT BLOCKING MATERIAL AND METHODS
A described example includes; a semiconductor die (300) having bond pads (208) on a device side surface, having a backside surface opposite the device side surface and having four sides extending between the device side surface and the backside surface; a layer of light blocking material (215) deposited on the device side surface, the light blocking material also covering the four sides; semiconductor material (225) on the exterior of the light blocking material covering the four sides, the semiconductor material spaced from the semiconductor device die by the light blocking material covering the four sides; a backside coating of light blocking tape (223) covering the backside surface; openings in the layer of light blocking material on the device side surface, the openings exposing under-bump material (207) formed on the bond pads; and terminals (221) that are formed by solder bumps or conductive post connects formed on the under-bump material.
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 21/60 - Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
A communication integrated circuit (IC) device (200) comprises a silicon substrate and a radio circuit formed on the silicon substrate. The radio circuit comprises a receive and transmit circuit (118) that comprises a cascode amplifier (202 and 205) and a low-noise amplifier (228) coupled with the cascode amplifier (202 and 205). The radio circuit also comprises a radio frequency input/output channel (223) configured to be coupled with a radio antenna (219). In some examples, the communication IC device (200) further comprises a receive modem coupled with the low-noise amplifier (228) and a transmit modem coupled with the cascode amplifier (202 and 205).
H03F 1/22 - Modifications des amplificateurs pour réduire l'influence défavorable de l'impédance interne des éléments amplificateurs par utilisation de couplage dit "cascode", c.-à-d. étage avec cathode ou émetteur à la masse suivi d'un étage avec grille ou base à la masse respectivement
H03F 1/26 - Modifications des amplificateurs pour réduire l'influence du bruit provoqué par les éléments amplificateurs
H01L 21/822 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants le substrat étant un semi-conducteur, en utilisant une technologie au silicium
A circuit (200) includes a bandgap voltage reference circuit (214) configured to produce a bandgap reference voltage output (227), a bandgap startup pulldown circuit (204) coupled with the bandgap reference voltage output (227), configured to hold the bandgap reference voltage output (227) low during a pre-charge phase, and a pre-charge circuit (208), configured to charge a capacitive node within the circuit (200) during the pre-charge phase.
G05F 3/30 - Régulateurs utilisant la différence entre les tensions base-émetteur de deux transistors bipolaires fonctionnant à des densités de courant différentes
G05F 3/24 - Régulation de la tension ou du courant là où la tension ou le courant sont continus utilisant des dispositifs non commandés à caractéristiques non linéaires consistant en des dispositifs à semi-conducteurs en utilisant des combinaisons diode-transistor dans lesquelles les transistors sont uniquement du type à effet de champ
82.
INTEGRATED FLASH MEMORY AND COMPLEMENTARY FIELD EFFECT TRANSISTOR SEMICONDUCTOR PROCESSING
The present disclosure generally relates to an integrated circuit (IC) including a flash memory bit structure. In an example, an IC includes a flash memory bit structure (112) and a transistor structure (114). The flash memory bit structure (112) is on a semiconductor substrate (102). The flash memory bit structure (112) includes a word line structure (184a) and a first oxide layer (130c) disposed between the semiconductor substrate (102) and the word line structure (184a). The first oxide layer (130c) is free of nitridation. The transistor structure (114) is on the semiconductor substrate (102). The transistor structure (114) includes a gate structure (210a) and a gate oxide layer (202) including nitridation. The gate oxide layer (202) is over the semiconductor substrate (102). The gate structure (210a) is over the gate oxide layer (202).
H10B 41/30 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire
83.
FABRICATION METHOD FOR FORMING HIGH VOLTAGE RESISTOR NETWORKS OVER SILICON SUBSTRATES FOR USE WITHIN MULTICHIP MODULE ASSEMBLIES
An integrated circuit (100) includes a metallization structure over a semiconductor layer (102) and having a dielectric layer (116), a pad metal layer (118) on the dielectric layer (116) and including first and second resistor terminals (131, 132), and a film resistor (123) over the pad metal layer (118), a first location of the film resistor (123) connected to the first resistor terminal (131) by a first vertical interconnect (124), and a second location of the film resistor (123) connected to the second resistor terminal (132) by a second vertical interconnect (124). An integrated circuit (100) includes a metallization structure over a semiconductor layer (102) and having a film resistor (123), a first resistor terminal (131), a second resistor terminal (132) that is spaced apart from the first resistor terminal (131), and a dielectric seal structure (122, 126) that encloses the film resistor (123), wherein the film resistor (123) is located on a first sublayer (122) of the dielectric seal structure, and a second sublayer (126) of the dielectric seal structure is on the film resistor (123).
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
In examples, a device (300) comprises an optical waveguide (326) and first and second ports (330, 334) on the optical waveguide, the second port larger than the first port. The device also comprises a first set of lenses (316) optically coupled to the first port and a second set of lenses (336) optically coupled to the second port.
A circuit (100) for testing a DUT (104) (device under test) includes an inductor (112) coupled to a first switch (140), and the first switch (140) is coupled to a second switch (148). The circuit (100) includes a test module (108) coupled to the first switch (140) and the second switch (148). The test module (108) includes a DUT (104). The circuit (100) also includes a TVS (146) (transient voltage suppressor) coupled to the second switch (148).
G01R 31/327 - Tests d'interrupteurs de circuit, d'interrupteurs ou de disjoncteurs
G01R 31/28 - Test de circuits électroniques, p. ex. à l'aide d'un traceur de signaux
G01R 19/165 - Indication de ce qu'un courant ou une tension est, soit supérieur ou inférieur à une valeur prédéterminée, soit à l'intérieur ou à l'extérieur d'une plage de valeurs prédéterminée
G01R 31/52 - Test pour déceler la présence de courts-circuits, de fuites de courant ou de défauts à la terre
H02H 3/20 - Circuits de protection de sécurité pour déconnexion automatique due directement à un changement indésirable des conditions électriques normales de travail avec ou sans reconnexion sensibles à un excès de tension
86.
SWITCHING CONVERTER CONTROLLER WITH ADAPTIVE SLOPE COMPENSATION
A system (100) includes: a power stage (106) having a first terminal (108), a second terminal (110), a third terminal ( 112), and a fourth terminal (114); and a controller (148) having a first terminal ( 149), a second terminal (150), a third terminal (151), a fourth terminal (152), and a fifth terminal (153). The first terminal (149) of the controller (148) is coupled to the fourth terminal (114) of the power stage (106). The second terminal (150) of the controller (148) is coupled to the third terminal (112) of the power stage (106). The third terminal (151) of the controller (148) is coupled to the first terminal (108) of the power stage (106). The fourth terminal (152) of the controller (148) is coupled to the second terminal (110) of the controller (106). The controller (106) includes an adaptive slope compensation circuit (168) configured to: obtain input parameters (IN_P); adjust a scaling factor responsive to the input parameters (IN_P); adapt a slope compensation current responsive to the scaling factor; and output a slope compensation signal (I ASC) responsive to the adapted slope compensation current.
H02M 3/156 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation
H02M 3/157 - Transformation d'une puissance d'entrée en courant continu en une puissance de sortie en courant continu sans transformation intermédiaire en courant alternatif par convertisseurs statiques utilisant des tubes à décharge avec électrode de commande ou des dispositifs à semi-conducteurs avec électrode de commande utilisant des dispositifs du type triode ou transistor exigeant l'application continue d'un signal de commande utilisant uniquement des dispositifs à semi-conducteurs avec commande automatique de la tension ou du courant de sortie, p. ex. régulateurs à commutation avec commande numérique
H02M 1/00 - Détails d'appareils pour transformation
87.
SEMICONDUCTOR PROCESSING INTEGRATION FOR BIPOLAR JUNCTION TRANSISTOR (BJT)
A semiconductor device (3600, 4300) includes a semiconductor substrate (102), a pedestal dielectric layer (202b), a collector layer (902), a base layer (1102), and an emitter layer (1602). The semiconductor substrate (102) includes a bipolar junction transistor region (104). The pedestal dielectric layer (202b) is in the bipolar junction transistor region (104) and is over an upper surface (120) of the semiconductor substrate (102). The collector layer (902) is on the upper surface (120) of the semiconductor substrate (102) and is through the pedestal dielectric layer (202b). The base layer (1102) is on the collector layer (902) and an upper surface (120) of the pedestal dielectric layer (202b). The pedestal dielectric layer (202b) extends laterally over the upper surface (120) of the semiconductor substrate (102) from the base layer (1102). The emitter layer (1602) is on the base layer (1102).
H10D 84/40 - Dispositifs intégrés formés dans ou sur des substrats semi-conducteurs qui comprennent uniquement des couches semi-conductrices, p. ex. sur des plaquettes de Si ou sur des plaquettes de GaAs-sur-Si caractérisés par l'intégration d'au moins un composant couvert par les groupes ou avec au moins un composant couvert par les groupes ou , p. ex. l'intégration de transistors IGFET avec des transistors BJT
H10D 10/00 - Transistors bipolaires à jonction [BJT]
H10D 62/17 - Régions semi-conductrices connectées à des électrodes ne transportant pas de courant à redresser, amplifier ou commuter, p. ex. régions de canal
88.
PRE-TAP EQUALIZABLE CONTINUOUS TIME LINEAR EQUALIZER
A circuit (200) includes first, second, third, and fourth transistors (202, 204, 206, 208), and a capacitor (214). The first transistor (202) has a first terminal, a second terminal, and a control terminal. The second transistor (204) has a first terminal, second terminal, and a control terminal. The capacitor (214) has a first conductor coupled to the second terminal of the first transistor, and a second conductor coupled to the second terminal of the second transistor. The third transistor (206) has a first terminal coupled to the first terminal of the second transistor (204), a second terminal, and a control terminal coupled to the control terminal of the first transistor (202). The fourth transistor (208) has a first terminal coupled to the first terminal of the first transistor (202), a second terminal coupled to the second terminal of the third transistor (208), and a control terminal coupled to the control terminal of the second transistor (204).
An example apparatus includes: comparison circuitry (250) configured to determine first and second frequencies from a plurality of clock count ranges and a clock count value, the plurality of clock count ranges each having a range of possible count values corresponding to possible frequencies, the first and second frequencies correspond to the clock count ranges that include the clock count value; comparator circuitry (135) configured to generate a temperature indication based on a comparison of a temperature voltage to a reference temperature voltage; and overlap determination circuitry (255) configured to select one of the first or second frequencies based on the comparator circuitry.
H03L 7/097 - Détails de la boucle verrouillée en phase concernant principalement l'agencement de détection de phase ou de fréquence, y compris le filtrage ou l'amplification de son signal de sortie utilisant un comparateur pour comparer les tensions obtenues à partir de deux convertisseurs de fréquence en tension
H03L 1/02 - Stabilisation du signal de sortie du générateur contre les variations de valeurs physiques, p. ex. de l'alimentation en énergie contre les variations de température uniquement
H03L 7/18 - Synthèse de fréquence indirecte, c.-à-d. production d'une fréquence désirée parmi un certain nombre de fréquences prédéterminées en utilisant une boucle verrouillée en fréquence ou en phase en utilisant un diviseur de fréquence ou un compteur dans la boucle
90.
METASTABILITY ERROR DETECTION AND BER IMPROVEMENT TECHNIQUE IN PIPELINED ADCS
In an example, a system (100) includes a pipelined analog-to-digital converter (ADC) having a main path (120) and an auxiliary path (122). The main path (120) includes a first stage (102) having a sampling switch (110), a flash ADC (112) having an input coupled to the sampling switch (110), a digital -to-analog converter (DAC) (114) having an input coupled to an output of the flash ADC (112), and a first amplifier (118) having an input coupled to an output of the DAC (114) and the sampling switch (110). The main path (120) includes a second stage (104) coupled to the first stage (102) and an input of a second amplifier. The main path (120) also includes a backend ADC (106) having an input coupled to an output of the second amplifier. The auxiliary (122) path includes a plurality of metastability comparators (124) coupled to the flash ADC (112).
H03M 1/16 - Conversion par étapes, avec pour chaque étape la mise en jeu de moyens de conversion identiques ou différents et délivrant plus d'un bit avec modification de l'échelle, c.-à-d. en changeant l'amplification entre les étapes
91.
FLASH MEMORY INCLUDING SELF-ALIGNED FLOATING GATES
An integrated circuit (IC) (300) including Flash memory cells with self-aligned floating gates (306) and a method of fabrication thereof is disclosed. A floating gate (FG) layer of polysilicon (306) is deposited and patterned to form FG structures (306) as part of a masking block used in forming isolation trenches (322). A dielectric fill material (326) fills the isolation trenches (322). Subsequently, the dielectric fill material (326) is removed using a CMP process that is configured to stop on the polysilicon of the FG structures (306).
Some aspects relate to a circuit (100) comprising a temperature-dependent circuit (106), a proportional to absolute temperature (PTAT) current sink (110), a complementary to absolute temperature current source (CTAT) current source (108), and a heating element (104). The temperature-dependent circuit (106) is disposed within an integrated circuit package. The PTAT current sink (110) is disposed within the integrated circuit package and has an output terminal. The CTAT current source (108) is disposed within the integrated circuit package and has an output terminal coupled to the output terminal of the PTAT current sink (110). The heating element (104) is disposed within the integrated circuit package and has a control terminal coupled to the output terminal of the PTAT current sink (110) and the output terminal of the CTAT current source (108).
G05F 3/24 - Régulation de la tension ou du courant là où la tension ou le courant sont continus utilisant des dispositifs non commandés à caractéristiques non linéaires consistant en des dispositifs à semi-conducteurs en utilisant des combinaisons diode-transistor dans lesquelles les transistors sont uniquement du type à effet de champ
An apparatus includes: a substrate (402) having a first set of bond pads (404A); an integrated circuit (IC) (408) having a second set of bond pads (410 A); bond wires (406 A) between bond pads of the first set of bond pads (404A) and respective bond pads of the second set of bond pads (410A); a first encapsulant layer (412A) in contact with the substrate (402) and spaced away from the IC (408); a second encapsulant layer (412B) in contact with the IC (408) and spaced away from the substrate (402), the second encapsulant layer (412B) separated from the first encapsulant layer (412A) by a gap (405); and a third encapsulant layer (412C) in contact with at least one of the first encapsulant layer (412A) and the second encapsulant layer (412B), the third encapsulant layer (412C) at least partially covering the gap 405.
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
G02B 26/08 - Dispositifs ou dispositions optiques pour la commande de la lumière utilisant des éléments optiques mobiles ou déformables pour commander la direction de la lumière
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
94.
INTELLIGENT MOVEMENT OF EXTERNAL CONTENT TO INTERNAL MEMORY
An example accelerator circuit [202 A] includes a direct memory access (DMA) circuit [405] configured to copy contents of an off-chip memory to an internal memory of a device. In some examples, the off-chip memory is external to the device. The example accelerator circuit [202A] also includes a decoder circuit [410] configured to determine a transaction from a processor circuit of the device is associated with a memory address included in a region of the off-chip memory to be copied to the internal memory. In some examples, the decoder circuit [410] is also configured to direct the transaction to one of the off-chip memory or the internal memory based on whether a DMA copy of the region of the off-chip memory7 to the internal memory7 has completed.
G06F 13/28 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus d'entrée/sortie utilisant le transfert par rafale, p. ex. acces direct à la mémoire, vol de cycle
G06F 9/44 - Dispositions pour exécuter des programmes spécifiques
95.
METHOD TO SUPPRESS BASE POLY LINKUP OVERGROWTH INTO THE EMITTER CAVITY DURING SILICON-GERMANIUM SELECTIVE EPITAXY GROWTH
A semiconductor device (100) includes a heterojunction bipolar transistor (HBT) (104) having a collector (106), a base, and an emitter (130). The base includes a monocrystalline base layer (124), including silicon-germanium, on the collector (106), and an extrinsic base layer (112), including polycrystalline silicon, extending partway over the monocrystalline base layer (124). The base further includes a base link (126), including polycrystalline silicon-germanium, connecting the monocrystalline base layer (124) to the extrinsic base layer (112). An emitter spacer (122), of dielectric material, laterally separates the emitter (130) from the extrinsic base layer (112). The HBT (104) has a spacer-extrinsic base vertical offset (136) between a bottom of the emitter spacer (122) and a bottom surface of the extrinsic base layer (112) adjacent to the emitter spacer (122). The emitter spacer (122) has a bottom width (138) at a bottom of the emitter spacer (122). A sum of the spacer-extrinsic base vertical offset (136) and the bottom width (138) of the emitter spacer (122) is greater than the thickness (140) of the monocrystalline base layer (124).
H10D 62/17 - Régions semi-conductrices connectées à des électrodes ne transportant pas de courant à redresser, amplifier ou commuter, p. ex. régions de canal
An electronic device includes a first resonator electrode (235 A) and a second resonator electrode (235B) in an interconnect stack (210) over a semiconductor substrate (201). The first resonator electrode includes a first lower resonator electrode (220A), a first upper resonator electrode (225 A) and a first plurality of vias (215 A) between the first lower resonator electrode and the first upper resonator electrode. The second resonator electrode includes a second lower resonator electrode (220B), a second upper resonator electrode (225B), and a second plurality of vias (215B) between the second lower resonator electrode and the second upper resonator electrode. A cavity (230) in the interconnect stack is bounded by the first resonator electrode and the second resonator electrode. An electron emitter (205) extends from the semiconductor surface between the first and second resonator electrodes and is configured to direct electrons into the cavity. The electronic device may be operated to produce short wavelength radiation, e.g. x-rays.
An example apparatus includes: class D amplifier circuitry (130) having a first input, a second input, a third input, and an output, the first input of the class D amplifier circuitry (130) coupled to the output of the class D amplifier circuitry (130); and class AB amplifier circuitry (140) having a first input, a second input, a third input, and an output, the first input of the class AB amplifier circuitry (140) coupled to the first input of the class D amplifier circuitry (130) and the output of the class D amplifier circuitry (130), the second and third inputs of the class AB amplifier circuitry (140) coupled to the second and third inputs of the class D amplifier circuitry (130), and the output of the class AB amplifier circuitry (140).
H03F 3/187 - Amplificateurs à basse fréquence, p. ex. préamplificateurs à fréquence musicale comportant uniquement des dispositifs à semi-conducteurs dans des circuits intégrés
H03F 3/21 - Amplificateurs de puissance, p. ex. amplificateurs de classe B, amplificateur de classe C comportant uniquement des dispositifs à semi-conducteurs
H03F 3/217 - Amplificateurs de puissance de classe DAmplificateurs à commutation
H03F 3/30 - Amplificateurs push-pull à sortie uniqueDéphaseurs pour ceux-ci
A voltage-to-delay converter includes a first reset transistor (402P) having a first terminal coupled to a power supply terminal, a gate terminal receiving a reset signal (CLK_RST), and a second terminal coupled to a top plate of a first integrating capacitor (404P), and a second reset transistor (402M) having a first terminal coupled to a power supply terminal, a gate terminal receiving the reset signal (CLK_RST), and a second terminal coupled to a top plate of a second integrating capacitor (404M). First and second input transistors (412P, 412M) receive first and second input voltages (INP, INM), and are coupled between the top plate of the first and second integrating capacitors, respectively, and a first current source (410). A discharge current source (406) is coupled to bottom plates of the first and second integrating capacitors. A pulse generator (330) has first and second inputs coupled to the top plate of the first and second integrating capacitors, respectively.
In described examples, an integrated circuit (IC) (100) includes multiple subcircuits, The subcircuits include a first subcircuit (104 and 136) that receives a current and sinks a portion of the current that is responsive to a threshold. In response to the current being greater than the threshold, the first subcircuit (104 and 136) provides a difference between the current and the portion to a second subcircuit (106 and 142) and asserts a signal corresponding to an ordinality of the first subcircuit (104 and 136).
A wafer chip scale package (WCSP) (104) comprises first and second dies (200, 202) in differing voltage domains and an isolation material (204) between the first and second dies and contacting multiple surfaces of each of the first and second dies. The package also comprises a first resin material (206) contacting multiple surfaces of the isolation material, with the isolation material between the resin material and the first and second dies. The package also comprises a fiberglass material (208) contacting a surface of the resin material and a second resin material (210) contacting a surface of the fiberglass material. The package also comprises first and second conductive structures (230, 226) coupled to the first and second dies, respectively. The package also includes a passivation material (224) contacting the first and second dies and the first and second conductive structures.
H01L 21/56 - Encapsulations, p. ex. couches d’encapsulation, revêtements
H01L 23/31 - Encapsulations, p. ex. couches d’encapsulation, revêtements caractérisées par leur disposition
H01L 23/00 - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H01L 21/60 - Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
brevets
