The present disclosure includes a semiconductor package including a redistribution layer (RDL) having a first surface in contact with input/output (I/O) contacts and a second surface opposite to the first surface. The semiconductor package also includes a staircase interconnect structure formed on the second surface of the RDL and electrically connected with the RDL. The staircase interconnect structure includes staircase layers including a first staircase layer and a second staircase layer stacked on a top surface of the first staircase layer. The second staircase layer covers a portion of the top surface of the first staircase layer such that a remaining portion of the top surface of the first staircase layer is exposed. Integrated circuit (IC) chips are electrically connected to the RDL via the staircase interconnect structure. A first IC chip of the IC chips is electrically connected to the RDL.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
H01L 21/50 - Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes
H01L 21/60 - Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
2.
3D NAND MEMORY DEVICE AND METHOD OF FORMING THE SAME
In certain aspects, a method of erasing a memory device is disclosed. The memory device includes a bottom select gate (BSG) and a dielectric trench separating the BSG into a first sub-BSG and a second sub-BSG. A first voltage is applied to the first sub-BSG. A second voltage is applied to the second sub-BSG. The second voltage is different from the first voltage.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
H01L 21/027 - Fabrication de masques sur des corps semi-conducteurs pour traitement photolithographique ultérieur, non prévue dans le groupe ou
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 29/08 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode transportant le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H01L 29/10 - Corps semi-conducteurs caractérisés par les formes, les dimensions relatives, ou les dispositions des régions semi-conductrices avec des régions semi-conductrices connectées à une électrode ne transportant pas le courant à redresser, amplifier ou commuter, cette électrode faisant partie d'un dispositif à semi-conducteur qui comporte trois électrodes ou plus
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
3.
OPERATION METHOD FOR MEMORY SYSTEM, MEMORY SYSTEM AND STORAGE MEDIUM
An operation method for a memory system, a memory system and a storage medium, the method comprising: providing a logic block management table, the logic block management table comprising a first sequence corresponding to identifiers of M first logic blocks, the identifiers of the M first logic blocks being constructed as a ring queue, allocation states of the M first logic blocks being managed by means of the logic block management table, and M being an integer greater than or equal to 2 (S502); and, according to the sequence of the identifiers of the M first logic blocks in the ring queue, allocating a certain first logic block having an allocation state being a first state representing "unallocated" to a certain second logic block among N second logic blocks, N being an integer greater than M, and updating in the logic block management table the allocation state of the certain first logic block from the first state to a second state representing "allocated" (S504).
The present disclosure provides a method for operating a memory system. The method includes providing a logical block management table, wherein the logical block management table includes a first sequence corresponding to identities of M first logical blocks, the identities of the M first logical blocks are constructed as a ring queue, and allocation states of the M first logical blocks are managed through the logical block management table. The method may include allocating, according to an order of the identities of the M first logical blocks in the ring queue, one first logical block whose allocation state is a first state representing an unallocated state to one second logical block among N second logical blocks. The method may include updating the allocation state of the first logical block in the logical block management table from the first state to a second state representing an allocated state.
The present application discloses a memory, a memory system, and a method for operating memory, which belongs to the memory techniques field. The method for operating memory comprises determining a storage state of a reference memory cell, determining a discharge duration of a sensing node corresponding to a target memory cell based on the storage state of the reference memory cell, and reading the target memory cell based on the discharge duration of the sensing node corresponding to the target memory cell to obtain read results. The target memory cell and the reference memory cell are located in the same string and are adjacent, and the programming order of the reference memory cell is after that of the target memory cell. The present application may reduce the influence on reading memory cells by interlayer interference and improve the accuracy of reading memory cells.
G11C 16/28 - Circuits de détection ou de lecture; Circuits de sortie de données utilisant des cellules de détection différentielle ou des cellules de référence, p.ex. des cellules factices
G06F 12/02 - Adressage ou affectation; Réadressage
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
A test equipment includes a selection register configured to store a selection index determined based on a selection command, a first tester channel including a first waveform driving device, and a second tester channel including a second waveform driving device. Each of the first tester channel and the second tester channel is multiplexed by a plurality of Device Under Test (DUTs). The first waveform driving device and the second waveform driving device are coupled to the selection register. The first waveform driving device is configured to generate, based on a driving source signal, a first waveform signal for driving multiple of first pins of the plurality of DUTs, and control, based on the selection index and a first bit map corresponding to the first tester channel, an output of the first waveform signal through the first tester channel. The second waveform driving device is configured to generate, based on the driving source signal, a second waveform signal for driving multiple of second pins of the plurality of DUTs, and control, based on the selection index and a second bit map corresponding to the second tester channel, an output of the second waveform signal through the second tester channel.
A method for forming a memory device is provided. An alternating dielectric stack is formed on a substrate. The alternating dielectric stack includes a dielectric layer pair, and the dielectric layer pair includes a first dielectric layer and a second dielectric layer different from the first dielectric layer. A barrier structure extending vertically through the alternating dielectric stack and laterally separating the alternating dielectric stack into a first portion and a second portion is formed. The barrier structure has an unclosed shape. The first dielectric layer in the second portion of the alternating dielectric stack is replaced with a conductor layer to form an alternating conductor/dielectric stack including the conductor layer and a third dielectric layer. A through array contact structure extending vertically through the first portion of the alternating dielectric stack to the substrate is formed. A slit extending vertically through the second portion of the alternating dielectric stack is formed. A conductive material is deposited into the slit to form a slit structure.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
8.
FLIP-CHIP STACKING STRUCTURES AND METHODS FOR FORMING THE SAME
The present disclosure includes a semiconductor package including a redistribution layer (RDL) having a first surface in contact with input/output (I/O) contacts and a second surface opposite to the first surface. The semiconductor package also includes a staircase interconnect structure formed on the second surface of the RDL and electrically connected with the RDL. The staircase interconnect structure includes staircase layers including a first staircase layer and a second staircase layer stacked on a top surface of the first staircase layer. The second staircase layer covers a portion of the top surface of the first staircase layer such that a remaining portion of the top surface of the first staircase layer is exposed. Integrated circuit (IC) chips are electrically connected to the RDL via the staircase interconnect structure. A first IC chip of the IC chips is electrically connected to the RDL.
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 21/48 - Fabrication ou traitement de parties, p.ex. de conteneurs, avant l'assemblage des dispositifs, en utilisant des procédés non couverts par l'un uniquement des groupes
H01L 21/50 - Assemblage de dispositifs à semi-conducteurs en utilisant des procédés ou des appareils non couverts par l'un uniquement des groupes
H01L 21/60 - Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/538 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre la structure d'interconnexion entre une pluralité de puces semi-conductrices se trouvant au-dessus ou à l'intérieur de substrats isolants
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
9.
OPERATION METHOD FOR MEMORY, MEMORY, MEMORY SYSTEM AND ELECTRONIC SYSTEM
The present application discloses example operation methods of a memory, memories, memory systems and electronic systems. An example memory includes a page buffer, and the page buffer includes a first sensing circuit coupled to the sensing node and a dynamic storage circuit coupled to the first sensing circuit. An example memory cell included in the memory is configured to store one of programmed states. An example operation method includes: storing first verification information into the first sensing circuit based on a first potential of the sensing node; transmitting initial verification information in the dynamic storage circuit to the sensing node; transmitting the first verification information from the first sensing circuit to the dynamic storage circuit; performing a clearing operation on the first sensing circuit; and storing second verification information or the initial verification information into the first sensing circuit based on a second potential of the sensing node.
G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
G11C 16/20 - Initialisation; Présélection de données; Identification de puces
G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
10.
SEMICONDUCTOR DEVICE AND PREPARATION METHOD THEREOF
According to one aspect of the present disclosure, a semiconductor device is provided. The semiconductor device may include a stacked layer and a top select gate layer located on the stacked layer. The semiconductor device may include a gate-line structure extending through the top select gate layer and the stacked layer. A portion of the gate-line structure that extends through the top select gate layer may be a first isolation structure, and the first isolation structure may include a contact layer in contact with the top select gate layer. The semiconductor device may include a channel structure extending through the stacked layer and a first dielectric layer located on the top select gate layer, where the first dielectric layer and the contact layer comprise different insulating materials. The semiconductor device may include a channel local contact extending through the first dielectric layer and corresponding to the channel structure.
H01L 29/423 - Electrodes caractérisées par leur forme, leurs dimensions relatives ou leur disposition relative ne transportant pas le courant à redresser, à amplifier ou à commuter
H01L 21/28 - Fabrication des électrodes sur les corps semi-conducteurs par emploi de procédés ou d'appareils non couverts par les groupes
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
11.
SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF, MEMORY AND MEMORY SYSTEM
Semiconductor devices, fabrication methods thereof, memories and memory systems are provided. In one aspect, a semiconductor device includes: a semiconductor pillar array including a plurality of semiconductor pillars arranged in an array along a first direction and a second direction and extending in a third direction, a gate strip and a shielding strip disposed between adjacent ones of the semiconductor pillars along the second direction, and a barrier strip extending along the first direction. The gate strip and the shielding strip extend along the first direction and are spaced apart in the second direction. The first direction, the second direction and the third direction intersect with each other. The barrier strip is connected with an end of the shielding strip in the third direction, and is located on a same side of the shielding strip and the gate strip in the third direction.
A memory system, an operation method thereof and a readable storage medium are provided according to examples of this disclosure. The memory system including: a memory device including a plurality of memory blocks, each of which including a plurality of word lines and a plurality of memory cells coupled to the plurality of word lines; a memory controller coupled to the memory device and configured to: acquire a read retry voltage with both a first-type read retry table and a second-type read retry table; control the memory device to perform a read retry operation with the read retry voltage.
According to one aspect of the present disclosure, a method of operating a memory is provided. The method may include applying a bias voltage to a bottom select line of a second memory block of the memory during a first time period to turn on the bottom select transistor of the second memory block. The memory may include a first memory block and the second memory block, and the bottom select transistor is coupled to a bottom select line. The method may include performing a first erase operation during a second time period after the first time period by providing an erase operating voltage to a source line of the first memory block, and setting the bottom select line of the second memory block to a floating state.
G11C 16/16 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement pour effacer des blocs, p.ex. des réseaux, des mots, des groupes
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 16/08 - Circuits d'adressage; Décodeurs; Circuits de commande de lignes de mots
14.
LASER SYSTEM FOR DICING SEMICONDUCTOR STRUCTURE AND OPERATION METHOD THEREOF
A laser system for dicing a semiconductor structure is disclosed. The laser system includes a laser source and a laser energy adjusting unit. The laser source is configured to generate a laser. The laser energy adjusting unit is movably provided on a laser light path between the laser source and the semiconductor structure. The laser energy adjusting unit is moved to the laser light path between the laser source and the semiconductor structure based on a first determination that the laser source is focused on a first preset region of the semiconductor structure having a first material. The laser energy adjusting unit is configured to reduce or weaken laser energy on the laser light path.
A method for dicing a semiconductor structure is disclosed trench is formed on the semiconductor structure by a laser source along a cutting street. An output energy of the laser source maintains the same when dicing the semiconductor structure along the cutting street. A dicing energy irradiated on the semiconductor structure is adjustable when dicing the semiconductor structure along the cutting street. A mechanical cutting is performed on the semiconductor structure along the cutting street having the trench formed by the laser source.
Methods for fabricating memory devices including capacitors are disclosed. In one aspect, a method of fabricating a memory device including capacitors is described, where each capacitor includes a first electrode and a second electrode separated by an isolation layer. The method includes providing a first wafer including a sacrificial material and the first electrodes disposed in first holes and in contact with the sacrificial material, hybrid bonding the first wafer with a second wafer including a complementary metal-oxide-semiconductor (CMOS) device, removing the sacrificial material to expose the first electrodes, depositing the isolation layer on the first electrodes, and forming the second electrodes on the isolation layer.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
17.
3D MEMORY CELL WITH DUAL-SIDE CONTACTS AND METHOD OF FABRICATION
Disclosed herein is a memory device that includes a stack structure. The stack structure has alternating first layers and dielectric layers. The stack structure has a first surface and a second surface opposite to the first surface. First contact structures include a conductive material. The first contact structures penetrate from the first surface into the stack structure to be in contact respectively with a first portion of first layers. Second contact structures include a conductive material. Each of the second contact structures penetrates from the second surface into the stack structure to be in contact respectively with a remainder portion of conductive layers other than the first portion of the first layers.
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
18.
MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME
A memory device includes a vertical transistor including a semiconductor body extending in a first direction. The semiconductor body includes a doped source, a doped drain, and a channel portion. The memory device further includes a storage unit coupled to one of the source and the drain, a word line extending in a second direction perpendicular to the first direction, and a body line coupled to the channel portion of the semiconductor body. The word line is between the storage unit and the body line in the first direction.
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
19.
INTERCONNECT STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICE
Embodiments of interconnect structures of a three-dimensional (3D) memory device and method for forming the interconnect structures are disclosed. In an example, a 3D NAND memory device includes a substrate, an alternating layer stack including a staircase structure on the substrate, and a barrier structure extending vertically through the alternating layer stack. The alternating layer stack includes an alternating dielectric stack and an alternating conductor/dielectric stack. The alternating dielectric stack includes dielectric layer pairs enclosed by at least the barrier structure. The alternating conductor/dielectric stack includes conductor/dielectric layer pairs. The memory device further includes a channel structure and a slit structure each extending vertically through the alternating conductor/dielectric stack, an etch stop layer on an end of the channel structure, and first contacts. Each of a conductor layer of the alternating conductor/dielectric stack in the staircase structure, the etch stop layer, and the slit structure is in contact with one of the first contacts.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
20.
THREE-DIMENSIONAL MEMORY DEVICES AND FABRICATING METHODS THEREOF
Disclosed are three-dimensional (3D) memory devices and fabricating methods thereof. In some embodiments, a disclosed memory device comprises a wafer structure having a sealing region and a chip region. The wafer structure comprises a substrate, a memory string array on a first side of the substrate in the chip region, a first protection structure and a second protection structure on the first side of the substrate in the sealing region, and a first contact and a second contact extending through the substrate in the sealing region. The first contact is in contact with the first protection structure, and the second contact is in contact with the second protection structure.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
21.
THREE-DIMENSIONAL MEMORY DEVICE UTILIZING DUMMY MEMORY BLOCKS TO MITIGATE DEFECTS
Structures of a three-dimensional (3D) memory device and systems containing the same are disclosed. In one example, the 3D memory device includes a memory plane, where the memory plane includes a first edge and an array of blocks. The array of blocks includes a plurality of memory blocks configured to store data, where the plurality of memory blocks are separated by continuous slit structures, and a first dummy region between the first edge and the plurality of memory blocks. The first dummy region includes alternating first slit structures and second slit structures, where the first slit structures and the second slit structures are discontinuous slit structures.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
22.
METHODS OF FABRICATING MEMORY DEVICES INCLUDING CAPACITORS
Methods for fabricating memory devices including capacitors are disclosed. In one aspect, a method of fabricating a memory device including capacitors is described, where each capacitor includes a first electrode and a second electrode separated by an isolation layer. The method includes providing a first wafer including a sacrificial material and the first electrodes disposed in first holes and in contact with the sacrificial material, hybrid bonding the first wafer with a second wafer including a complementary metal-oxide-semiconductor (CMOS) device, removing the sacrificial material to expose the first electrodes, depositing the isolation layer on the first electrodes, and forming the second electrodes on the isolation layer.
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H10N 97/00 - Dispositifs électriques à l’état solide à film mince ou à film épais, non prévus ailleurs
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
23.
THREE-DIMENSIONAL MEMORY DEVICE UTILIZING DUMMY MEMORY BLOCKS TO MITIGATE DEFECTS
Structures of a three-dimensional (3D) memory device and systems containing the same are disclosed. In one example, the 3D memory device includes a memory plane, where the memory plane includes a first edge and an array of blocks. The array of blocks includes a plurality of memory blocks configured to store data, where the plurality of memory blocks are separated by continuous slit structures, and a first dummy region between the first edge and the plurality of memory blocks. The first dummy region includes alternating first slit structures and second slit structures, where the first slit structures and the second slit structures are discontinuous slit structures.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
24.
3D MEMORY CELL WITH DUAL-SIDE CONTACTS AND METHOD OF FABRICATION
Disclosed herein is a memory device that includes a stack structure. The stack structure (400) has alternating first layers (418) and dielectric layers (412). The stack structure has a first surface (424) and a second surface (426) opposite to the first surface. First contact structures (500, 502) include a conductive material. The first contact structures penetrate from the first surface into the stack structure to be in contact respectively with a first portion of first layers. Second contact structures (700, 702) include a conductive material. Each of the second contact structures penetrates from the second surface into the stack structure to be in contact respectively with a remainder portion of conductive layers other than the first portion of the first layers.
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/50 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
25.
SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREFOR, MEMORY AND STORAGE SYSTEM
The present application discloses a semiconductor device, a manufacturing method therefor, a memory, and a storage system. The semiconductor device comprises multiple semiconductor columns. A gate electrode strip and a shielding strip are disposed between adjacent semiconductor columns along a second direction. A barrier strip extends along a first direction, and the barrier strip and the shielding strip are connected at one end along a third direction, the barrier strip being located on the same side of the shielding strip and the gate strip in the third direction. The present application can improve yield and reliability.
The present invention relates to the technical field of storage. Disclosed are a memory, a storage system, and a memory operation method. The method comprises: receiving an operation instruction from a controller; mapping a plurality of initial word line identifiers in the operation instruction into a plurality of physical word line identifiers; and by means of a plurality of first-type word lines indicated by the plurality of physical word line identifiers, executing an operation corresponding to the operation instruction on a plurality of first-type memory cell rows, wherein at least one third-type memory cell row is distributed between a first memory cell row and a second memory cell row among the plurality of first-type memory cell rows, and data stored in the plurality of first-type memory cell rows corresponds to a same piece of verification data. By means of the method, a plurality of pieces of data corresponding to a same piece of verification data can be written into discontinuous memory cell rows. In this way, the data stored in the adjacent memory cell rows can be respectively corrected by means of at least two pieces of verification data, thereby improving the data protection capability.
A decoder, which performs message updating by using inter-block serial decoding on the basis of multiple cyclic permutation matrices in a layer of a check matrix corresponding to a codeword frame; a posterior probability storage module (701) is configured to store posterior probability messages corresponding to each cyclic permutation matrix; a node message storage module (702) is configured to store messages that are transmitted from a check node to a variable node and correspond to each cyclic permutation matrix; a message updating module (703) is configured to sequentially receive, according to a first sequence, posterior probability messages corresponding to each cyclic permutation matrix and messages transmitted by a check node to a variable node, and sequentially output, according to a second sequence, updated messages that are transmitted from the check node to the variable node and correspond to each cyclic permutation matrix and updated posterior probability messages, the first sequence being the same as or different from the second sequence.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
28.
STORAGE SYSTEM, OPERATION METHOD FOR STORAGE SYSTEM, AND COMPUTER-READABLE STORAGE MEDIUM
The present application relates to the technical field of storage, and discloses a storage system, an operation method for the storage system, and a computer-readable storage medium. The storage system comprises: a memory and a memory controller; the memory comprises a storage array, the storage array is coupled to n word lines, the n word lines are sequentially arranged according to physical word line identifiers, and n≥2; the memory controller is configured to map the n physical word line identifiers into n virtual word line identifiers, wherein the physical word line identifiers corresponding to m adjacent virtual word line identifiers are spaced apart from each other, and 2≤m≤n; and the memory controller is configured to generate verification data on the basis of data corresponding to the m adjacent virtual word line identifiers. Verification data is generated on the basis of data corresponding to a plurality of adjacent virtual word line identifiers, that is, verification data is generated on the basis of data corresponding to a plurality of non-adjacent physical word line identifiers, thereby reducing the influence on verification data due to interaction between adjacent physical word lines, improving the success rate of data recovery, and improving the reliability of data storage and reading.
According to one aspect, the present disclosure provides a decoder. The decoder may include a posterior probability storage module that stores a posterior probability message respectively corresponding to each of a plurality of cyclic permutation matrices. The decoder may include a node message storage module that stores a message transmitted to a variable node by a check node respectively corresponding to each of the plurality of cyclic permutation matrices. The decoder may include a message updating module that sequentially receives the posterior probability message and the message transmitted to the variable node by the check node respectively corresponding to each of the plurality of cyclic permutation matrices in a first order, and sequentially outputs the updated message transmitted to the variable node by the check node and an updated posterior probability message respectively corresponding to each of the plurality of cyclic permutation matrices in a second order.
H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité
30.
MEMORY SYSTEMS AND OPERATION METHODS THEREOF, HOST DEVICES AND OPERATION METHODS THEREOF, AND COMPUTER-READABLE STORAGE MEDIA
Examples of the present disclosure provide a memory system and operation method thereof, a host device and operation method thereof, and a computer-readable storage medium. The memory system includes a memory device and a memory controller coupled to the memory device; The memory controller is configured to: receive a read command, the read command indicating to read event log information generated during running of firmware, the event log information including an index number and a parameter value of an event log; and the firmware runs different functional modules to correspondingly generate different event log elements, the different event log elements corresponding to different index numbers.
The present disclosure provides a decoder including: a check node updating circuit and a variable node updating circuit. In a first time period, these circuits obtain the check node messages corresponding to different layers of the check matrix in the first updating units of different levels in the first updating units of α levels and obtain corresponding intermediate calculation values in the second updating units of different levels in the second updating units of α levels. After, the second updating units sequentially receive the check node messages corresponding to each layer of the check matrix and calculate the received check node messages with the intermediate calculation values of the second updating unit of the next level. From this, they obtain the variable node messages corresponding to different columns of the check matrix in the second updating units of different levels in the second updating units of α levels.
H03M 13/00 - Codage, décodage ou conversion de code pour détecter ou corriger des erreurs; Hypothèses de base sur la théorie du codage; Limites de codage; Méthodes d'évaluation de la probabilité d'erreur; Modèles de canaux; Simulation ou test des codes
H03M 13/11 - Détection d'erreurs ou correction d'erreurs transmises par redondance dans la représentation des données, c.à d. mots de code contenant plus de chiffres que les mots source utilisant un codage par blocs, c.à d. un nombre prédéterminé de bits de contrôle ajouté à un nombre prédéterminé de bits d'information utilisant plusieurs bits de parité
32.
THREE-DIMENSIONAL MEMORY AND FABRICATION METHOD THEREOF, MEMORY SYSTEM, AND ELECTRONIC APPARATUS
According to one aspect of the present disclosure, a three-dimensional memory is provided. The three-dimensional memory may include a stack structure comprising a gate layer and a dielectric layer disposed alternately and comprising a plurality of steps. The three-dimensional memory may include an etch stop layer disposed on the plurality of steps. The three-dimensional memory may include a protective layer covering the stack structure and the etch stop layer. The three-dimensional memory may include a plurality of connection pillars. Each of the connection pillars penetrates through the protective layer and the etch stop layer on a corresponding step and is connected with the gate layer of the corresponding step.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
33.
MEMORY DEVICE, THE OPERATION METHOD THEREOF AND MEMORY SYSTEM
A memory device includes a memory cell array including memory planes and a peripheral circuit coupled to the memory cell array. The peripheral circuit includes selected voltage selection circuits, global word line voltage selection circuits coupled to the selected voltage selection circuits, and local word line voltage selection circuits coupled to the global word line voltage selection circuits. Each memory plane corresponds to the plurality of selected voltage selection circuits. Each memory plane corresponds to respective global word line voltage selection circuits of the global word line voltage selection circuits. Each memory plane corresponds to respective local word line voltage selection circuits of the local word line voltage selection circuits. At least one of the selected voltage selection circuits is configured to apply a program voltage and a read voltage.
According to one aspect of the present disclosure, a memory system is provided. the memory system may include at least one memory. The at least one memory may include a memory array coupled to n wordlines. The n wordlines may be sequentially arranged by physical wordline identifiers, where n≥2. The memory system may include a memory controller coupled to the at least one memory. The memory controller may obtain multiple pieces of data to be written into the memory array. The memory controller may map n physical wordline identifiers to n virtual wordline identifiers. The physical wordline identifiers may respectively correspond to m adjacent virtual wordline identifiers spaced apart from each other, where 2≤m≤n. The memory controller may generate check data based on data corresponding to the m adjacent virtual wordline identifiers. The check data may check and recover the data corresponding to the m adjacent virtual wordline identifiers.
G11C 29/02 - Détection ou localisation de circuits auxiliaires défectueux, p.ex. compteurs de rafraîchissement défectueux
G11C 8/08 - Circuits de commande de lignes de mots, p.ex. circuits d'attaque, de puissance, de tirage vers le haut, d'abaissement, circuits de précharge, pour lignes de mots
G11C 29/52 - Protection du contenu des mémoires; Détection d'erreurs dans le contenu des mémoires
35.
MEMORY, STORAGE SYSTEM, AND METHOD FOR OPERATING A MEMORY
This disclosure provides memory, storage system, and operating method for memory. In an implementation, a method comprising: receiving an operation instruction from the controller; mapping a plurality of initial word line identifiers in the operation instruction to a plurality of physical word line identifiers; performing the operation corresponding to the operation instruction on the plurality of first-type memory cell rows through the plurality of first-type word lines indicated by the plurality of physical word line identifiers; wherein, at least one of third-type memory cell rows is distributed between the first memory cell rows and the second memory cell rows in the plurality of first-type memory cell rows, and data stored in the plurality of first-type memory cell rows corresponds to the same parity data.
The present disclosure provides a three-dimensional (3D) memory. The 3D memory may include a stack structure including gate layers and dielectric layers disposed alternately. The stack structure may include a step structure including a plurality of staircase structures disposed in a first direction and having different heights in a second direction. The 3D memory may include a plurality of first stops disposed in the first direction and located on the plurality of steps of at least one of the staircase structures, with each of the plurality of first stops disposed on the corresponding step of the plurality of steps. The 3D memory may include a protection layer covering the step structure and the first stops. The 3D memory may include a plurality of contact posts each extending through the protection layer and the first stop and being connected with the gate layer in the step corresponding to the first stop.
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
37.
METHOD OF IMPROVING PROGRAMMING OPERATIONS IN 3D NAND SYSTEMS
The present disclosure provides a method for performing a programming operation on a memory cell connected to a bit line and controlled by a word line. The method includes applying a first programming voltage signal to the word line to program the memory cell into a first state, applying a first voltage to the bit line, performing a verify operation when the memory cell is in a second state, determining a classification of the memory cell based on the verify operation, applying a second voltage to the bit line based on the determined classification, applying a second programming voltage signal to the word line to program the memory cell into the first state, applying a third voltage to the bit line, applying a third programming voltage signal to the word line to program the memory cell into the first state, and applying a fourth voltage to the bit line.
A three-dimensional (3D) memory device and a fabricating method for forming the same are disclosed. The 3D memory device can include an alternating conductor/dielectric layer stack disposed on a substrate, a first staircase structure and a second staircase structure formed in the alternating conductor/dielectric layer stack, a staircase bridge extending in a first direction and electrically connecting the first staircase structure and the second staircase structure, and a first bottom select gate segment covered or partially covered by the staircase bridge. The first bottom select gate segment can include an extended portion extending in a second direction different from the first direction.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
39.
MEMORY SYSTEM AND OPERATION METHOD THEREFOR, HOST-END APPARATUS AND OPERATION METHOD THEREFOR, AND COMPUTER READABLE STORAGE MEDIUM
A memory system and an operation method therefor, a host-end apparatus and an operation method therefor, and a computer readable storage medium. The memory system comprises a memory device and a memory controller coupled to the memory device. The memory controller is configured to: receive a read command, wherein the read command instructs to read event log information generated during running by firmware, and the event log information comprises an index number and a parameter value of an event log; when firmware runs different functional modules, different event log elements are correspondingly generated, and the different event log elements correspond to different index numbers (S1001).
A method for a memory system is disclosed. The memory system can include a memory controller and a memory device. The method can include receiving data that includes bits and is to be written into the memory device, counting a first bit number of the bits corresponding to a first state and a second bit number of the bits corresponding to the second state, and in response to the second bit number of the bits being larger than the first bit number of the bits, the flipping operation is performed.
A semiconductor structure and a fabrication method thereof, a memory and a memory system are provided. The method includes: forming a plurality of capacitor holes penetrating through a first stack layer comprising a first region and a second region where the capacitor holes are located; forming a first electrode layer on inner walls of the capacitor holes; forming a dielectric layer in the first region and the second region; forming a second electrode layer on a side of the dielectric layer; removing the second electrode layer on the first stack layer in the second region; and forming a contact structure penetrating through the first stack layer in the second region. The method can prevent an etch loading effect from occurring in the first region during formation of the capacitor holes, which is favorable to form capacitor structures with a uniform size, thus improving reliability of the capacitor structures.
The present application discloses a semiconductor device and a fabrication method thereof, and a memory system. The device includes a plurality of semiconductor pillars extending in a third direction, and a plurality of gate structures and shielding structures extending along a first direction. The gate structures and the shielding structures are in a staggered distribution along a second direction, and the semiconductor pillars are located between the shielding structures and the gate structures that are adjacent. Sizes of the gate structures along the first direction are smaller than sizes of the shielding structures along the first direction, and orthographic projections of the gate structures are within ranges of orthographic projections of the shielding structures along the second direction.
The present application provides a semiconductor structure and a manufacturing method therefor, a memory, and a memory system. The method comprises: forming a plurality of capacitor holes running through a first stacking layer in a stacking direction, wherein the first stacking layer comprises a first region and a second region, and the capacitor holes are located in the first region and the second region; forming a first electrode layer on the inner wall of the capacitor holes; forming a dielectric layer in the first region and the second region; forming a second electrode layer on the side of the dielectric layer facing away from the first stacking layer; removing the second electrode layer on the first stacking layer in the second region; and forming a contact structure running through the first stacking layer in the second region in the stacking direction. According to the method, the occurrence of severe etch loading effect in the first region when the capacitor holes are formed can be greatly avoided, thereby facilitating formation of a capacitor structure having uniform size in the first region, and thus improving the reliability of the capacitor structure.
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H01L 21/82 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels pour produire des dispositifs, p.ex. des circuits intégrés, consistant chacun en une pluralité de composants
H01L 27/105 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive comprenant des composants à effet de champ
44.
MEMORY AND ITS OPERATION METHODS, MEMORY SYSTEMS, AND ELECTRONIC DEVICES
The implementation of the present disclosure discloses a memory and its operation method, a memory system and an electronic device. The memory includes: a memory cell array and a page buffer, the page buffer is disposed corresponding to a bit line of the memory cell array, and the page buffer includes: a precharge and discharge circuit coupled to the bit line through a sense node of the page buffer and including a first type transistor; a plurality of latches respectively coupled to the sense node, wherein at least one of the plurality of latches includes a second type transistor, and a characteristic size of the second type transistor is smaller than that of the first type transistor.
G11C 11/4093 - Dispositions d'interface d'entrée/sortie [E/S, I/O] de données, p.ex. mémoires tampon de données
G11C 11/4091 - Amplificateurs de lecture ou de lecture/rafraîchissement, ou circuits de lecture associés, p.ex. pour la précharge, la compensation ou l'isolation des lignes de bits couplées
G11C 11/4097 - Organisation de lignes de bits, p.ex. configuration de lignes de bits, lignes de bits repliées
A semiconductor device includes a first dielectric layer, a source layer at a first side of the first dielectric layer and in contact with the first dielectric layer, a second dielectric layer at a second side opposite to the first side of the first dielectric layer and in contact with the first dielectric layer, a source contact structure extending vertically through the second dielectric layer and the first dielectric layer, and extending into the source layer and without penetrating through the source layer, a stack including interleaved stack conductive layers and stack third dielectric layers, the source layer being located between the first dielectric layer and the stack in a vertical direction, a channel structure extending vertically through the stack and the source layer, and an insulating structure extending vertically through the stack into the source layer. In the vertical direction, a length of the channel structure in the source layer is greater than a length of the insulating structure in the source layer. A sidewall of the insulating structure includes a plurality of protruding structures protruding toward the conductive layers.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H01L 21/306 - Traitement chimique ou électrique, p.ex. gravure électrolytique
46.
SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR, AND STORAGE SYSTEM
The present application discloses a semiconductor device and a manufacturing method therefor, and a storage system. The device comprises a plurality of semiconductor pillars extending in a third direction, a plurality of gate structures extending in a first direction, and a plurality of shielding structures extending in the first direction; the gate structures and the shielding structures are distributed in a staggered manner in a second direction, and each semiconductor pillar is located between one shielding structure and a corresponding gate structure which are adjacent to each other; the size of the gate structure in the first direction is smaller than that of the shielding structure in the first direction, and the orthographic projection of the gate structure in the second direction is located within the range of the orthographic projection of the shielding structure.
According to one aspect of the present disclosure, a memory device is provided. The memory device may include a memory cell array. The memory device may include a peripheral circuit coupled to the memory cell array. The peripheral circuit may be configured to receive a first instruction indicating to write dummy data at a specified location in the memory cell array. The peripheral circuit may be configured to generate the dummy data to be written in response to the first instruction. The peripheral circuit may be configured to write the dummy data to be written at the specified location.
A voltage supply circuit includes a temperature compensation circuit, and a voltage regulation circuit. The temperature compensation circuit includes a comparator circuit, and a compensation controller circuit coupled to a comparator output terminal of the comparator circuit. The voltage regulation circuit includes an amplifier, and a voltage divider, the voltage divider coupled to the compensation controller circuit and the amplifier.
G05F 1/567 - Régulation de la tension ou de l'intensité là où la variable effectivement régulée par le dispositif de réglage final est du type continu utilisant des dispositifs à semi-conducteurs en série avec la charge comme dispositifs de réglage final sensible à une condition du système ou de sa charge en plus des moyens sensibles aux écarts de la sortie du système, p.ex. courant, tension, facteur de puissance pour compensation de température
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
H03K 19/20 - Circuits logiques, c. à d. ayant au moins deux entrées agissant sur une sortie; Circuits d'inversion caractérisés par la fonction logique, p.ex. circuits ET, OU, NI, NON
49.
BARRIER LAYERS FOR WORD LINE CONTACTS IN A THREE-DIMENSIONAL NAND MEMORY AND FABRICATION METHODS THEREOF
The present disclosure provides a method for forming a three-dimensional memory device. The method includes disposing an alternating dielectric stack on a substrate in a first direction perpendicular to the substrate; and forming a staircase structure and a dividing wall in the alternating dielectric stack. The staircase structure and the dividing wall extend in a second direction parallel to the substrate, and the dividing wall is adjacent to the staircase structure. The method also includes forming, sequentially on the staircase structure, a first barrier layer and a second barrier layer different from the first barrier layer. The method further includes forming a gate line slit (GLS) opening in the dividing wall. The GLS opening penetrates through the alternating dielectric stack in the first direction and is distant from the second barrier layer in a third direction that is parallel to the substrate and is perpendicular to the second direction.
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/528 - Configuration de la structure d'interconnexion
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
50.
MEMORY CONTROLLER, MEMORY SYSTEM MANAGING LOGICAL-TO-PHYSICAL MAPPING TABLE, METHOD, AND STORAGE MEDIUM THEREOF
In certain aspects, a memory controller includes a logical-to-physical (L2P) search engine. The L2P search engine is configured to maintain an L2P mapping table that maps logical addresses to physical addresses, respectively. The L2P search engine is also configured to organize the physical addresses mapped by the L2P mapping table into address categories based on at least one address boundary.
Provided in the embodiments of the present disclosure are a memory device and an operation method therefor, and a memory system. The memory device comprises: a storage unit array and a peripheral circuit coupled with the storage unit array. The operation method for the memory device comprises: receiving a first instruction, wherein the first instruction instructs to write dummy data at a specified position in the storage unit array; in response to the first instruction, generating dummy data to be written; and writing the dummy data to be written at the specified position.
A memory device includes a memory cell array and peripheral circuits coupled to the memory cell array. The peripheral circuits are configured to perform twice program operations on one or more first memory cells in the memory cell array for storing cold data into the one or more first memory cells. The twice program operations include a first time program operation and a second time program operation. To perform the twice program operations, the peripheral circuits are configured to performing the first time program operation for successfully storing the cold data into the one or more first memory cells, and performing the second time program operation for improving retention characteristics of the cold data.
In certain aspects, a memory system includes a volatile memory device and a memory controller operatively coupled to the volatile memory device. The volatile memory device is configured to store a logical-to-physical (L2P) mapping table. The memory controller is configured to maintain the L2P mapping table stored in the volatile memory device, such that the L2P mapping table maps a first set of logical addresses to identifiers (IDs) of memory blocks of a cache, respectively.
In certain aspects, a memory system includes a volatile memory device and a memory controller operatively coupled to the volatile memory device. The volatile memory device is configured to store a logical-to-physical (L2P) mapping table. The memory controller is configured to maintain the L2P mapping table stored in the volatile memory device, such that the L2P mapping table maps a first set of logical addresses to identifiers (IDs) of memory blocks of a cache, respectively.
In certain aspects, a memory controller includes a logical-to-physical (L2P) search engine. The L2P search engine is configured to maintain an L2P mapping table that maps logical addresses to physical addresses, respectively. The L2P search engine is also configured to organize the physical addresses mapped by the L2P mapping table into address categories based on at least one address boundary.
The present disclosure provides a semiconductor device and a manufacturing method thereof, as well as a memory system. The semiconductor device includes a first semiconductor structure comprising a first well region and transistors in the first well region, and a second semiconductor structure bonded with the first semiconductor structure and including a second well region, and fin field effect transistors in the second well region. Each fin field effect transistor includes a fin structure, a gate oxide layer in contact with a top surface and side surfaces of the fin structure, and a gate layer covering the gate oxide layer.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H10B 41/20 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
H10B 43/20 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
57.
PACKAGE STRUCTURES, FABRICATING METHODS THEREOF, AND MEMORY SYSTEMS
Implementations of the present disclosure disclose a package structure, a fabricating method thereof, and a memory system. The package structure includes: a packaging substrate having a first surface and a second surface opposite the first surface; a semiconductor device on the first surface of the packaging substrate and coupled with the packaging substrate; and a cap layer covering the first surface and encapsulating the semiconductor device, wherein the cap layer and the packaging substrate have a total thickness in a first direction perpendicular to the first surface, and a ratio between a distance from an upper surface of the cap layer to an upper surface of the semiconductor device in the first direction and the total thickness satisfies a first preset value.
H01L 23/31 - Capsulations, p.ex. couches de capsulation, revêtements caractérisées par leur disposition
H01L 21/56 - Capsulations, p.ex. couches de capsulation, revêtements
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/48 - Dispositions pour conduire le courant électrique vers le ou hors du corps à l'état solide pendant son fonctionnement, p.ex. fils de connexion ou bornes
H01L 23/498 - Connexions électriques sur des substrats isolants
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
58.
THROUGH ARRAY CONTACT STRUCTURE OF THREE-DIMENSIONAL MEMORY DEVICE
A memory device includes a first stack and a second stack, a barrier structure extending vertically through the first stack and laterally separating the first stack from the second stack, a through array contact structure extending vertically through the first stack, and a slit structure extending through the second stack along a first lateral direction perpendicular to a vertical direction and including a conductive structure. The first stack includes first dielectric layers and second dielectric layers arranged alternately in the vertical direction. The second stack includes conductor layers and third dielectric layers arranged alternately in the vertical direction. The barrier structure includes two parallel first sub-barrier structures.
H10B 43/50 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région limite entre la région noyau et la région de circuit périphérique
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/535 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions internes, p.ex. structures d'interconnexions enterrées
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
59.
APPARATUS, SYSTEM, AND METHOD FOR OPERATING MEMORY SYSTEM
In one aspect, a method for operating a memory system that comprises a memory device is provided. The method includes, in response to determining a power-off occurrence of the memory system, initiating a power-off recovery (POR) procedure on the memory system; and in response to determining that a read error occurs during the POR procedure, performing one or more first read-retry operations on the memory device based on a plurality of first read-retry levels. The plurality of first read-retry levels are a portion of a plurality of second read-retry levels that are applied, during a standard read error handling procedure, in one or more second read-retry operations on the memory device.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p.ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
60.
SEMICONDUCTOR DEVICE AND PREPARATION METHOD THEREFOR, AND MEMORY SYSTEM
Provided in the present application are a semiconductor device and a preparation method therefor, and a memory system. The semiconductor device comprises a first semiconductor structure. The first semiconductor structure comprises a first selection transistor, which comprises a first channel layer; a second selection transistor, which comprises a gate electrode; and a capacitor structure, which comprises a first electrode layer, wherein two ends of the first electrode layer are connected to the gate electrode of the second selection transistor and the first channel layer of the first selection transistor, respectively. The present application can prevent the problem of a state being broken by means of a reading operation.
H10B 53/30 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la région noyau de mémoire
H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
61.
MEMORY SYSTEM, OPERATION METHOD THEREFOR, STORAGE MEDIUM AND MEMORY CONTROLLER
A memory system, an operation method therefor, a storage medium and a memory controller. The memory system comprises: at least one nonvolatile memory apparatus and a memory controller coupled to the at least one nonvolatile memory apparatus. Multiple levels of mapping tables are stored in the memory apparatus, the multiple levels of mapping tables being used for achieving mapping from logic addresses to physical addresses. The memory controller comprises a cache, part of the multiple levels of mapping tables being stored inside the cache. The memory controller is configured to perform a random read operation on data stored in the memory apparatus, and, in response to a random read range corresponding to the random read operation meeting a preset condition, adjust capacities used for storing different levels of mapping tables in the cache.
In one aspect, a method for operating a memory system that comprises a memory device is provided. The method includes, in response to determining a power-off occurrence of the memory system, initiating a power-off recovery (POR) procedure on the memory system; and in response to determining that a read error occurs during the POR procedure, performing one or more first read-retry operations on the memory device based on a plurality of first read-retry levels. The plurality of first read-retry levels are a portion of a plurality of second read-retry levels that are applied, during a standard read error handling procedure, in one or more second read-retry operations on the memory device.
G06F 11/14 - Détection ou correction d'erreur dans les données par redondance dans les opérations, p.ex. en utilisant différentes séquences d'opérations aboutissant au même résultat
G11C 16/20 - Initialisation; Présélection de données; Identification de puces
63.
SEMICONDUCTOR DEVICES AND MANUFACTURING METHODS THEREOF AND MEMORY SYSTEMS
The present application provides a semiconductor device and a manufacturing method thereof and a memory system. The manufacturing method of the semiconductor device includes: forming a dielectric layer on a stack layer, wherein memory channel structures penetrating through the stack layer along a first direction are disposed in the stack layer, and the first direction is parallel to a stacking direction of the stack layer; forming a plurality of openings penetrating through the dielectric layer along the first direction, with the rest of the dielectric layer forming top selective gate cut lines, wherein the plurality of openings are arranged as being spaced apart along a second direction, one of the top selective gate cut lines is located between two adjacent ones of the openings in the second direction, and the first direction intersects the second direction; and forming a top selective gate layer in the plurality of openings.
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
64.
SEMICONDUCTOR DEVICES AND FABRICATION METHODS THEREOF AND MEMORY SYSTEMS
The present application provides a semiconductor device and a fabrication method thereof, and a memory system. The semiconductor structure includes a first semiconductor structure which includes: a first select transistor including a first channel layer; a second select transistor including a gate; and a capacitor structure including a first electrode layer, wherein two ends of the first electrode layer are connected with the gate of the second select transistor and the first channel layer of the first select transistor respectively. The present application can avoid the problem of state destruction caused by reading operation.
H10B 53/20 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
G11C 5/06 - Dispositions pour interconnecter électriquement des éléments d'emmagasinage
G11C 11/22 - Mémoires numériques caractérisées par l'utilisation d'éléments d'emmagasinage électriques ou magnétiques particuliers; Eléments d'emmagasinage correspondants utilisant des éléments électriques utilisant des éléments ferro-électriques
H01L 29/66 - Types de dispositifs semi-conducteurs
H01L 29/78 - Transistors à effet de champ l'effet de champ étant produit par une porte isolée
H10B 51/10 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par la configuration vue du dessus
H10B 51/20 - Dispositifs de RAM ferro-électrique [FeRAM] comprenant des transistors ferro-électriques de mémoire caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur
H10B 53/10 - Dispositifs RAM ferro-électrique [FeRAM] comprenant des condensateurs ferro-électriques de mémoire caractérisés par la configuration vue du dessus
65.
THREE-DIMENSIONAL MEMORY DEVICE AND FORMATION METHOD THEREOF
Methods, devices, and systems for three-dimensional (3D) memory devices are provided. In one aspect, a method for forming a three-dimensional (3D) semiconductor device includes: forming a first stack structure including a plurality of alternating sacrificial layers and dielectric layers, the first stack structure having a first region and a second region; forming gate line slits extending through the first stack structure in the first region and the second region; forming a contact via extending to a target sacrificial layer in the second region; forming cavities coupled to the contact via through the gate line slits; and forming conductive layers in replace of the sacrificial layers in the cavities and a contact in the contact via by depositing a conductive material in the contact via and the cavities. The 3D semiconductor device includes a second stack structure having the conductive layers and the dielectric layers.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
66.
VERIFY FAILBIT COUNT CIRCUIT, MEMORY DEVICE, MEMORY SYSTEM AND METHOD
A memory device includes a memory array and a count circuit coupled to the memory array. The count circuit includes a verify standard selector configured to output a verify standard signal, a bit counter circuit coupled to the verify standard selector and configured to receive the verify standard signal and output at least one comparison result, and a code converter coupled to the bit counter circuit.
According to one aspect of the present disclosure, a memory system is provided. The memory system may include at least one non-volatile memory device and a memory controller coupled to the at least one non-volatile memory device. A multi-level mapping table may be stored in the memory device. The multi-level mapping table may be configured to implement mapping from a logical address to a physical address. The memory controller may include a buffer. A portion of the multi-level mapping table may be stored in the buffer. The memory controller may be configured to perform a random read operation on the data stored in the memory device. In response to a random read range corresponding to the random read operation meeting a preset condition, the memory controller may be configured to adjust capacity for storing different levels of mapping tables in the buffer.
Embodiments of the present application provide a semiconductor device and a preparation method therefor, and a storage system. The semiconductor device comprises: a first semiconductor structure, the first semiconductor structure comprising a first well region; and a second semiconductor structure, the second semiconductor structure being bonded to the first semiconductor structure, and the second semiconductor structure comprising a second well region, wherein the second well region of the second semiconductor structure is provided with a fin field-effect transistor. In this way, the performance of a transistor can be improved while reducing the area of a chip.
The present disclosure provides a wire bonding apparatus, a wire bonding method and a semiconductor device. The wire bonding apparatus includes: a wire tube for containing the wire and including a wire exit; a wire heating assembly located at a side of the wire exit; and a pre-shaping assembly located at a side of the wire tube and including a wire pre-pressing face; the pre-shaping assembly having a first state in which the wire pre-pressing face of the pre-shaping assembly is configured to abut the wire tube and a second state in which the pre-shaping assembly is configured to disengage from the wire tube. The wire bonding apparatus, the wire bonding method and the semiconductor device as provided in the present disclosure can reduce or eliminate the cratering effect.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
70.
THREE-DIMENSIONAL NAND MEMORY DEVICE AND METHOD OF FORMING THE SAME
A semiconductor device includes a first bottom select gate (BSG) staircase, a first array region, a connection region, a second array region, and a second BSG staircase that are formed in a stack and disposed sequentially along a first direction of a substrate. The stack is formed of word line layers and insulating layers that are alternatingly disposed over the substrate. The first BSG staircase is formed in a first group of the word line layers, and the insulating layers and the second BSG staircase are formed in a second group of the word line layers and the insulating layers. The connection region includes a first top select gate (TSG) staircase positioned along the first array region, and a second TSG staircase positioned along the second array region. The first TSG staircase is formed in a third group of the word line layers, and the insulating layers and the second TSG staircase are formed in a fourth group of the word line layers and the insulating layers. The first TSG staircase and the second TSG staircase are positioned above the first BSG staircase and the second BSG staircase.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/10 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la configuration vue du dessus
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
In a method for erasing a memory device including memory cells, a first erase operation is performed on a selected memory cell of the memory cells. A first erase verifying operation is performed on the selected memory cell. A second erase verifying operation is performed on the selected memory cell. A second erase operation is performed on the selected memory cell based on results of the first erase verifying operation and the second erase verifying operation.
G11C 16/14 - Circuits pour effacer électriquement, p.ex. circuits de commutation de la tension d'effacement
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 16/10 - Circuits de programmation ou d'entrée de données
G11C 16/26 - Circuits de détection ou de lecture; Circuits de sortie de données
G11C 16/34 - Détermination de l'état de programmation, p.ex. de la tension de seuil, de la surprogrammation ou de la sousprogrammation, de la rétention
72.
SEMICONDUCTOR STRUCTURE, FABRICATION METHOD THEREOF, MEMORY AND MEMORY SYSTEM
A semiconductor structure, a fabrication method thereof, a memory, and a memory system are provided. The method may include forming a plurality of capacitor holes extending through a stack of layers in the first region and the second region of the stack of layers. The method may include forming a first electrode layer over the inside walls of the respective capacitor holes. The method may include forming a dielectric layer over the stack of layers. The method may include removing at least part of the dielectric layer in the second region. The method may include forming a second electrode layer. The portion of the second electrode layer in the first region may be separated from the portion of the second electrode layer in the second region. In the second region, the first electrode layer may be connected with the second electrode layer.
Implementations of the present disclosure provide a semiconductor structure, a fabrication method thereof, and a memory system. The semiconductor structure includes: a transistor, a contact located over the transistor and coupled with a first active area of the transistor; and a capacitive structure located over the contact, wherein an extending direction of a sidewall of the capacitive structure at an end proximate to the contact overlaps an extending direction of a sidewall of the contact, and one electrode of the capacitive structure is coupled with the contact.
Examples of the present disclosure disclose an operating method of a memory system, wherein the memory system includes a memory controller and one or more memory devices coupled to the memory controller. The operating method includes: determining one or more available sub-regions of memory regions marked as bad blocks in the memory devices; and writing a first data to be stored into the one or more available sub-regions.
Examples of the present disclosure provide a semiconductor device, a manufacturing method thereof, and a memory system. The semiconductor device comprises: a stacking structure comprising a memory array area and a first sealing area; and at least one circle of sealing structure in the first sealing area and surrounding the memory array area, wherein the sealing structure comprises a sealing ring body penetrating through the stacking structure and at least two circles of first dummy interconnection structures connected with the sealing ring body.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
76.
SEMICONDUCTOR DEVICES, FABRICATION METHODS OF SEMICONDUCTOR DEVICES AND SEMICONDUCTOR APPARATUS
Examples of the present application disclose semiconductor devices, fabrication methods of semiconductor devices, and semiconductor apparatus. In one example, the semiconductor device includes a first die, the first die includes a first bonding layer, wherein the first bonding layer includes a first connection structure and a first metal ring, the first metal ring disposed around the first connection structure.
H01L 23/58 - Dispositions électriques structurelles non prévues ailleurs pour dispositifs semi-conducteurs
H01L 21/60 - Fixation des fils de connexion ou d'autres pièces conductrices, devant servir à conduire le courant vers le ou hors du dispositif pendant son fonctionnement
77.
THREE-DIMENSIONAL MEMORY DEVICES WITH DRAIN-SELECT-GATE CUT STRUCTURES AND METHODS FOR FORMING THE SAME
A three-dimensional (3D) memory device includes a stack structure including interleaved conductor layers and dielectric layers stacked in a vertical direction, a top-select-gate (TSG) cut structure extending through an upper portion of the stack structure along the vertical direction and a lateral direction perpendicular to the vertical direction, and dummy channel structures extending through a portion of the stack structure along the vertical direction to a bottom of the TSG cut structure. The dummy channel structures are under the TSG cut structure.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/10 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la configuration vue du dessus
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
78.
MEMORY DEVICES HAVING VERTICAL TRANSISTORS AND METHODS FOR FORMING THE SAME
In certain aspects, a three-dimensional (3D) memory device includes a semiconductor structure including an array of memory cells and a plurality of bit lines coupled to the memory cells. Each of the memory cells includes a vertical transistor extending in a first direction, and a storage unit coupled to the vertical transistor. Each of the plurality of bit lines extends in a second direction perpendicular to the first direction. The vertical transistor includes a semiconductor body extending in the first direction, and a gate structure in contact with two opposite sides of the semiconductor body in the second direction. A respective one of the bit lines and a respective storage unit are coupled to opposite ends of each one of the memory cells in the first direction.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
79.
SEMICONDUCTOR STRUCTURE AND CUTTING METHOD THEREFOR, AND MEMORY
Embodiments of the present application provide a semiconductor structure and a cutting method therefor, and a memory. The semiconductor structure comprises: a first wafer, wherein the first wafer comprises a plurality of first peripheral circuit dies, a first cutting channel located between the first peripheral circuit dies, and a first mark located at an edge of the first wafer, the pointing direction of the first mark is the same as the extension direction of the first cutting channel, the cleavage plane of the first wafer is parallel to the pointing direction of the first mark, and the pointing direction of the first mark is the extension direction of the symmetry line of the first wafer; and a second wafer, wherein the second wafer and the first wafer are stacked, and the second wafer comprises a plurality of storage array dies.
H01L 21/304 - Traitement mécanique, p.ex. meulage, polissage, coupe
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
Embodiments of the present disclosure provide a wafer cutting apparatus and a wafer cutting method. The wafer cutting apparatus comprises: a carrying table, a first sub-cutting apparatus, and a second sub-cutting apparatus. The carrying table is used for carrying a wafer to be cut; the first sub-cutting apparatus is used for cutting said wafer from a first side; the second sub-cutting apparatus is used for cutting said wafer from a second side; and the first side and the second side are two opposite sides of the carrying table in a first direction, and the first direction is the thickness direction of the carrying table.
H01L 21/301 - Traitement des corps semi-conducteurs en utilisant des procédés ou des appareils non couverts par les groupes pour subdiviser un corps semi-conducteur en parties distinctes, p.ex. cloisonnement en zones séparées
B23K 26/00 - Travail par rayon laser, p.ex. soudage, découpage ou perçage
81.
SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR, MEMORY AND STORAGE SYSTEM
The present application discloses a semiconductor device and a manufacturing method therefor, a memory and a storage system. At least one cracking surface guide structure extending in a second direction is provided in a first scribe line block of a semiconductor device adjacent to a first device block in a first direction, wherein the second direction intersects with the first direction, the cracking surface guide structure comprises a first part and a second part which extend in the second direction, and the second part has better cracking surface permeability than the first part, so that during stealth die sawing, the die can be cracked in a predetermined direction and position.
H01L 27/10 - Dispositifs consistant en une pluralité de composants semi-conducteurs ou d'autres composants à l'état solide formés dans ou sur un substrat commun comprenant des éléments de circuit passif intégrés avec au moins une barrière de potentiel ou une barrière de surface le substrat étant un corps semi-conducteur comprenant une pluralité de composants individuels dans une configuration répétitive
H01L 21/78 - Fabrication ou traitement de dispositifs consistant en une pluralité de composants à l'état solide ou de circuits intégrés formés dans ou sur un substrat commun avec une division ultérieure du substrat en plusieurs dispositifs individuels
82.
OPERATION METHOD, MEMORY SYSTEM, SYSTEM, AND READABLE STORAGE MEDIUM
Provided are an operation method, a memory system, a system, and a readable storage medium. The memory system comprises a communication interface, which is configured to: receive an executable file of a set format; the executable file comprises: a file header and a plurality of segments of executable code; each of the plurality of segments of executable code comprises code segment data and a code segment header; and the code segment header is configured to indicate the storage location of the code segment data in the memory system.
A semiconductor structure and a manufacturing method therefor, a memory, and a memory system. The method comprises: forming a plurality of capacitor holes penetrating through stacked layers in a first region and a second region; forming a first electrode layer on inner walls of the capacitor holes; forming a dielectric layer on one side of the stacked layers; removing at least part of the dielectric layer from the second region; forming second electrode layers, the second electrode layers in the first region and the second region being spaced apart, and the first electrode layer being connected to the second electrode layer in the second region.
The present disclosure provides a method for controlling bit line voltages in a three-dimensional memory device. The method includes ramping up a bit line clamp regulation voltage and a control signal regulation voltage. The method also includes ramping up a bit line clamp enabling voltage and a control signal enabling voltage. The method also includes increasing a bit line clamp voltage in one stage, and increasing a control signal voltage in two stages. The method also includes decreasing the control signal voltage. The method also includes ramping down the bit line clamp enabling voltage, the bit line clamp regulation voltage, the control signal enabling voltage, and the control signal regulation voltage. The method further includes decreasing the bit line clamp voltage.
G11C 11/4074 - Circuits d'alimentation ou de génération de tension, p.ex. générateurs de tension de polarisation, générateurs de tension de substrat, alimentation de secours, circuits de commande d'alimentation
G11C 11/4094 - Circuits de commande ou de gestion de lignes de bits
85.
FABRICATION METHOD OF SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE AND MEMORY SYSTEM
Examples of the present disclosure disclose a fabrication method of a semiconductor device, a semiconductor device and a memory system. The method includes: providing a stack structure including a device region and a connection region arranged in a first direction, the stack structure including an interlayer insulating layer and a composite material layer alternatively stacked in a second direction, the composite material layer including a bit line in the connection region, and the second direction intersecting the first direction; forming a contact hole in the connection region, the contact hole extending to the bit line from a first side of the stack structure in the second direction; and forming a contact structure connected with bit line in the contact hole.
H10B 12/00 - Mémoires dynamiques à accès aléatoire [DRAM]
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
86.
OPERATION METHODS, MEMORY SYSTEMS, SYSTEM AND READABLE STORAGE MEDIA
Examples of the present disclosure discloses an operation method, a memory system, a system, and a readable storage medium. The memory system includes a communication interface configured to: receive an executable file in a set format; and wherein the executable file comprising: a file header and a plurality of pieces of executable code; each of the plurality of pieces of executable code comprising code segment data and a code segment header; and the code segment header being configured to indicate a memory location of the code segment data in the memory system.
A semiconductor structure, a fabrication method thereof and a memory system are provided. The method includes: forming a stack of layers having a first surface; forming a channel structure extending through the stack of layers in a stacking direction, and comprising a channel layer and a plug structure electrically connected with the channel layer, wherein the plug structure is located close to the first surface and comprising an exposed surface; oxidizing the exposed surface of the plug to form a protruding structure, a surface of the protruding structure protruding above the first surface; forming an upper select gate layer on the first surface, the upper select gate layer covering the protruding structure; and forming an upper select channel structure extending through the upper select gate layer and the protruding structure in the stacking direction, and being in contact with the plug structure.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 41/35 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région noyau de mémoire avec un transistor de sélection de cellules, p.ex. NON-ET
H10B 43/35 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région noyau de mémoire avec transistors de sélection de cellules, p.ex. NON-ET
88.
PERIPHERAL CIRCUIT HAVING RECESS GATE TRANSISTORS AND METHOD FOR FORMING THE SAME
In certain aspects, a semiconductor device includes a substrate and a first transistor. The first transistor includes a first well in the substrate and having a recess, a recess gate structure including a protrusion structure, and a first source and a first drain spaced apart by the recess gate structure. The protrusion structure extends into the recess of the first well. The recess gate structure includes a first gate dielectric and a first gate electrode on the first gate dielectric.
H10B 43/40 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par la région de circuit périphérique
G11C 16/04 - Mémoires mortes programmables effaçables programmables électriquement utilisant des transistors à seuil variable, p.ex. FAMOS
G11C 16/24 - Circuits de commande de lignes de bits
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/00 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H01L 25/18 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant de types prévus dans plusieurs sous-groupes différents du même groupe principal des groupes , ou dans une seule sous-classe de ,
H10B 41/41 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par la région de circuit périphérique de régions de mémoire comprenant un transistor de sélection de cellules, p.ex. NON-ET
89.
HOST, INFORMATION PROCESSING METHOD, ELECTRONIC SYSTEM, AND READABLE MEMORY MEDIUM
Examples of the present disclosure disclose a host, an information processing method, an electronic system, and the readable memory medium. Wherein the host includes: a processor; the processor includes: a first central processing unit (CPU) core bound with a first thread and a second CPU core bound with a second thread; wherein, the first CPU core is configured to: in response to control of the first thread, send an input/output (I/O) request to a memory device coupled to the host; the second CPU core is configured to: in response to the control of the second thread, receive feedback information which is related to the I/O request and sent by the memory device.
A semiconductor structure and a manufacturing method therefor, and a memory system. The method comprises: forming a stack layer and a channel structure, wherein the channel structure comprises a channel layer and a plug structure, and the plug structure is located on the side of the channel layer close to a first surface and comprises an exposed surface; oxidizing the exposed surface to form an oxide; forming an upper selective gate layer on the first surface; and forming an upper selective channel structure passing through the upper selective gate layer in a stacking direction and extending to the plug structure.
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
91.
HOST, INFORMATION PROCESSING METHOD, ELECTRONIC SYSTEM, AND READABLE STORAGE MEDIUM
Embodiments of the present disclosure disclose a host, an information processing method, an electronic system, and a readable storage medium. Wherein, the host comprises a processor; and the processor comprises a first central processing unit (CPU) core bound with a first thread and a second CPU core bound with a second thread; wherein the first CPU core is configured to send an input/output (I/O) request to a storage device coupled to the host in response to control of the first thread, and the second CPU core is configured to receive feedback information related to the I/O request and sent by the storage device in response to control of the second thread.
An operation method for a memory system. The memory system comprises a memory controller and one or more memory apparatuses, which are coupled to the memory controller. The operation method comprises: determining one or more available sub-regions in a storage region, which is marked as a bad block, in a memory apparatus (S701); and writing, into the one or more available sub-regions, first data to be stored (S702). Further provided are a memory system, an electronic device and a computer-readable storage medium.
Examples of the present disclosure disclose a memory and a fabrication method thereof, a memory system, and an electronic device. The memory includes a first semiconductor structure and a second semiconductor structure that are bonded to each other; the first semiconductor structure includes a first dielectric layer and a first conductive pillar located in the first dielectric layer; the second semiconductor structure includes a second dielectric layer and a second conductive pillar located in the second dielectric layer; the second conductive pillar is connected with the first conductive pillar; the memory further includes a heat dissipation channel located in at least one of the first dielectric layer or the second dielectric layer, wherein the heat dissipation channel is disposed as being spaced apart from at least one of the first conductive pillar or the second conductive pillar.
H01L 23/473 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température impliquant le transfert de chaleur par des fluides en circulation par une circulation de liquides
H01L 21/768 - Fixation d'interconnexions servant à conduire le courant entre des composants distincts à l'intérieur du dispositif
H01L 23/467 - Dispositions pour le refroidissement, le chauffage, la ventilation ou la compensation de la température impliquant le transfert de chaleur par des fluides en circulation par une circulation de gaz, p.ex. d'air
H01L 23/522 - Dispositions pour conduire le courant électrique à l'intérieur du dispositif pendant son fonctionnement, d'un composant à un autre comprenant des interconnexions externes formées d'une structure multicouche de couches conductrices et isolantes inséparables du corps semi-conducteur sur lequel elles ont été déposées
H01L 23/528 - Configuration de la structure d'interconnexion
94.
MEMORY SYSTEM AND OPERATION METHOD THEREOF, AND COMPUTER-READABLE STORAGE MEDIUM
Examples of the present disclosure provide a memory system and an operation method thereof, and a computer-readable storage medium. The memory system comprises a memory device; and a memory controller coupled to the memory device; wherein the memory controller being configured to: trigger an assertion in response to that an abnormality occurs in a firmware of the memory system; set a flag to abort a hardware sequence command in response to that release of the hardware sequence command is not completed within a preset time after the abnormality occurs in the firmware; and in response to the flag to abort the hardware sequence command, abort the hardware sequence command.
Examples of the present disclosure provide a wafer dicing device and a method of wafer dicing, the wafer dicing device including: a bearing platform, a first dicing sub device and a second dicing sub device, wherein the bearing platform is configured to bear the wafer to be diced, the first dicing sub device is configured to dice the wafer to be diced from a first side, and the second dicing sub device is configured to dice the wafer to be diced from a second side, the first side and the second side being opposite sides of the bearing platform in a first direction, the first direction being a direction of the thickness of the bearing platform.
B23K 26/06 - Mise en forme du faisceau laser, p.ex. à l’aide de masques ou de foyers multiples
H01L 21/304 - Traitement mécanique, p.ex. meulage, polissage, coupe
H01L 21/683 - Appareils spécialement adaptés pour la manipulation des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide pendant leur fabrication ou leur traitement; Appareils spécialement adaptés pour la manipulation des plaquettes pendant la fabrication ou le traitement des dispositifs à semi-conducteurs ou des dispositifs électriques à l'état solide ou de leurs composants pour le maintien ou la préhension
In once example, a memory system includes a controller and a three-dimensional non-volatile memory that are coupled. The three-dimensional non-volatile memory includes a three-dimensional memory array. The three-dimensional memory array includes a plurality of word lines and a plurality of pages that are coupled. The controller is configured to: calculate received page data corresponding to a first word line in units of page data corresponding to one word line to obtain first RAID parity data, and store the first RAID parity data in a parity buffer space; and calculate received page data corresponding to an (i+1)th word line and ith RAID parity data to obtain (i+1)th RAID parity data, and store the (i+1)th RAID parity data in the parity buffer space, the (i+1)th RAID parity data overwriting the ith RAID parity data, i being a positive integer greater than or equal to 1.
G06F 11/10 - Détection ou correction d'erreur par introduction de redondance dans la représentation des données, p.ex. en utilisant des codes de contrôle en ajoutant des chiffres binaires ou des symboles particuliers aux données exprimées suivant un code, p.ex. contrôle de parité, exclusion des 9 ou des 11
G06F 13/16 - Gestion de demandes d'interconnexion ou de transfert pour l'accès au bus de mémoire
97.
SEMICONDUCTOR DEVICE AND METHOD OF FORMING THEREOF
The present disclosure provides a semiconductor device and a preparation method thereof. The semiconductor device includes a body structure and an outer edge structure at a periphery of a bottom of the body structure. The body structure includes a top surface and a bottom surface arranged opposite to each other, and a side surface between the top surface and the outer edge structure. The side surface includes a first side surface connected with the outer edge structure, and a lateral distance of the first side surface relative to the outer edge structure gradually decreases along a direction from the top surface to the bottom surface.
H01L 23/00 - DISPOSITIFS À SEMI-CONDUCTEURS NON COUVERTS PAR LA CLASSE - Détails de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide
H01L 23/32 - Supports pour maintenir le dispositif complet pendant son fonctionnement, c. à d. éléments porteurs amovibles
H01L 25/065 - Ensembles consistant en une pluralité de dispositifs à semi-conducteurs ou d'autres dispositifs à l'état solide les dispositifs étant tous d'un type prévu dans le même sous-groupe des groupes , ou dans une seule sous-classe de , , p.ex. ensembles de diodes redresseuses les dispositifs n'ayant pas de conteneurs séparés les dispositifs étant d'un type prévu dans le groupe
H10B 41/27 - Dispositifs de mémoire morte reprogrammable électriquement [EEPROM] comprenant des grilles flottantes caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 43/27 - Dispositifs EEPROM avec des isolants de grille à piégeage de charge caractérisés par les agencements tridimensionnels, p ex. avec des cellules à des niveaux différents de hauteur la région de source et la région de drain étant à différents niveaux, p.ex. avec des canaux inclinés les canaux comprenant des parties verticales, p.ex. des canaux en forme de U
H10B 80/00 - Ensembles de plusieurs dispositifs comprenant au moins un dispositif de mémoire couvert par la présente sous-classe
98.
MEMORY SYSTEM, OPERATION METHOD THEREOF, AND COMPUTER-READABLE STORAGE MEDIUM
Implementations of the present disclosure provide a memory system, an operation method thereof, and a computer-readable storage medium. The memory system includes at least one non-volatile storage device and a controller coupled to the non-volatile storage device, where each of the non-volatile storage devices includes a plurality of blocks, and at least one block in at least one of the non-volatile storage devices constitutes a super block. The controller may be configured to determine sorting of a plurality of super blocks based on an erase count of each super block and a number of bad blocks in each super block. The erase counts of any two adjacent super blocks in the sorting may meet a preset requirement, first super blocks in the sorting may be arranged at intervals, and a number of bad blocks in the first super block may be greater than a preset value.
The present disclosure involves methods, apparatuses, and computer-readable storage media for media scan in a memory system. In one example, a method for a memory system includes receiving commands from a host coupled to the memory system, wherein the memory system includes a memory device, the memory device includes a memory cell array, and the memory cell array includes a number of memory cells. The method further includes performing operations on the memory device based on the commands. The method further includes scanning at least a group of memory cells of the memory cell array by performing a number of scans within a scan period among the operations.
A voltage calibration method and apparatus, a memory, and a memory system. The method comprises: measuring a current target temperature of a storage unit array; by means of a standard reading voltage, separately performing a reading operation on the storage unit array at a plurality of candidate times, and obtaining corresponding target reading failure bit numbers; and, according to the target temperature, the target reading failure bit numbers, the candidate times and a stored target offset function, determining a target reading voltage offset parameter, and calibrating the reading voltage.
